Работаю в среде Xilinx Foundation 3.1. В пакете имеется транслятор с языка Verilog. Есть желание написать всё на Verilogе, но мне непонятно, как указать контакты микросхемы ПЛИС в проекте. При создании нового проекта среда предлагает указать какого типа будет проект Schematic или HDL. Для варианта Schematic в головном модуле рисуем на схеме (бросаем на схему взятые из библиотеки элементы IPAD->IBUF->некий мой макрос ->OBUF->OPAD). Помечаем проводники (сети) между IPAD->IBUF и OBUF->OPAD какими-то именами и указываем эти имена в файле User Constraint File :
NET NS20 LOC=P5
NET IO16 LOC=P37.
Всё это отлично работает пока головной модуль и весь проект Schematic, а на Verilogе пишу только макросы, которые превращаются в символы (Symbols) из которых торчат контакты. Эти контакты, дорисовывая схему, присоединяем к элементам IBUF/OBUF.
Однако, мне совершенно непонятно, что надо написать в тексте на Verilogе, чтобы подключиться к этим IBUF/OBUF, если сам проект типа HDL, а головной модуль на Verilogе.
Я пробовал сделать экспорт из Schematic Editorа: Optopns/Export Netlist... в Verilog и в VHDL, подсовывал эти экспортированные самой средой тексты в качестве головных, но среда каждый раз показывала ошибки.
Как добиться требуемого?
KA3AKOB.