Поиск
Показаны результаты для тегов 'mentor graphics'.
-
В Новый год – с MILBITT!
nbalakireva опубликовал тема в Объявления пользователей
Только до конца 2020 года предлагаем специальные условия на приобретение MILBITT EEforce – системы контроля версий и хранения данных о проектах печатных плат. Уже есть PADS Professional или Xpedition Enterprise? Расширьте функционал со скидкой 25% на продукты для управления версиями MILBITT EEforce. Скидка действует как на годовые, так и на постоянные лицензии. Покупаете PADS Professional? Успейте воспользоваться специальным предложением: постоянная сетевая лицензия PADS Professional – за 299 000 рублей и годовая лицензия MILBITT EEforce– в подарок. MILBITT EEforce – программное обеспечение для управления версиями печатных плат на базе Windows. Разработано специально для PADS Professional и Xpedition Enterprise командой проектировщиков печатных плат, имеющих многолетний опыт работы в системах Mentor EDM/xDM, GIT, SVN, Siemens TeamCenter. В Новый год – с MILBITT! Торопитесь! Предложение ограничено. Срок проведения акции: с 1 по 31 декабря 2020 года. О компании «Нанософт» Компания АО «Нанософт», созданная в 2008 году, ориентируется на инновационные методы разработки и распространения программного обеспечения. Одна из парадигм – дистрибуция специализированного программного обеспечения. С момента основания мы формируем сбалансированный портфель из собственного продуктов и разработок отечественных и зарубежных производителей, уделяя пристальное внимание локализации, адаптации и интеграции программного обеспечения. На данный момент в нашем портфеле представлено программное обеспечение следующих разработчиков: CSoft Development, GRAPHISOFT®, Siemens Digital Industries Software, НТП Трубопровод, Mentor, a Siemens Business, DesktopEDA. Нанософт не только обеспечивает весь комплекс логистических сервисов, но и осуществляет весь спектр value-added дистрибуции: вывод продукта на рынок, подготовка и обучение партнеров, клиентский и партнерский маркетинг. Партнерская сеть компании насчитывает более 150 дилеров, специализирующихся на продаже и внедрении программных продуктов для российских инженеров и проектировщиков. Более подробная информация – на сайте компании: http://distribution.nanocad.ru/ О компании Mentor, a Siemens Business Компания Mentor, a Siemens Business является одним из мировых лидеров в производстве в области САПР интегральных схем (ИС) и печатных плат. Созданная в США в 1981 году, в настоящее время она предлагает полный комплекс решений для построения маршрутов проектирования самых передовых изделий электроники и микроэлектроники. Насчитывает более 80 подразделений по всему миру, штаб-квартира расположена в городе Уилсонвилл (Орегон, США). Более подробная информация – https://mentorpcb.ru/
-
Всем добра! Столкнулся с такой проблемой: есть dut, например такого вида (dut.sv): module dut ( input logic clk, input logic res, input logic data, input logic ena, output logic q, output logic w ); always_ff @(posedge clk) if (res) q <= 1'b0; else if (ena) q <= data; else q <= q; enum {DUT_IDLE, DUT_START, DUT_PROC, DUT_END} dut_state; always_ff @(posedge clk) if (res) dut_state <= DUT_IDLE; else case (dut_state) DUT_IDLE : dut_state <= ena ? DUT_START : DUT_IDLE; DUT_START : dut_state <= DUT_PROC; DUT_PROC : dut_state <= DUT_END; DUT_END : dut_state <= DUT_END; default : dut_state <= DUT_IDLE; endcase assign w = dut_state == DUT_PROC; endmodule : dut и есть узурпирующий его test bench вида, например, такого (tb.sv): `timescale 1ns/100ps module tb; logic clk; logic res; logic data; logic ena_tb; logic ena; logic q; logic w; dut dut(.*); initial begin clk = 0; forever #10ns clk = !clk; end; initial begin res = 0; #20ns res = 1; #20ns res = 0; end initial begin data = 0; forever #30ns data = !data; end; initial begin ena_tb = 0; #70ns ena_tb = 1; #80ns ena_tb = 0; end enum {TB_IDLE, TB_START, TB_PROC, TB_END} tb_state; always_ff @(posedge clk) if (res) tb_state <= TB_IDLE; else case (tb_state) TB_IDLE : tb_state <= TB_START; TB_START : tb_state <= ena_tb ? TB_PROC : TB_START; TB_PROC : tb_state <= !ena_tb ? TB_END : TB_PROC; TB_END : tb_state <= TB_END; default : tb_state <= TB_IDLE; endcase assign ena = tb_state == TB_PROC; endmodule : tb есть tcl-скрипт (proc_tb.tcl), запускающийся в Mentore (ModesSim или QuestaSim) обрабатывающий упомянутые выше tb и dut вида # create library if [file exists work] { vdel -all } vlib work vlog -O0 +fcover +acc *.sv set top_module tb # set top_module dut set top_module_opt $top_module append top_module_opt "_opt" set coverage_letters_string "sf" # optimize design vopt +cover=$coverage_letters_string $top_module -o $top_module_opt vsim -cvgperinstance -c -coverage work.$top_module_opt # go run 200ns # make coverage report if {$top_module == "tb"} { coverage save $top_module.ucdb -instance /tb/dut coverage exclude -src tb.sv } else { coverage save $top_module.ucdb } coverage report -html $top_module.ucdb -code $coverage_letters_string # config instance window view instance source ColumnConfig_instance.tcl который, несмотря на наличии в нём строк вида coverage save $top_module.ucdb -instance /tb/dut coverage exclude -src tb.sv которые мы выполняем при моделировании с взятием в качестве модуля верхнего уровня test bench-а рисует на главной странице html отчёта картинку вида Картинка хорошая, но нам не нужен сам tb ни в дереве, ни в каких других таблицах! Нужен dut и всё, что ниже! Т.е. картина, которая нужна, получается при замене (в proc_tb.tcl) строки set top_module tb на set top_module dut что даёт Т.е. всё дерево слева и всё, относящееся к нему справа, стало, как доктор прописал, но покрытие теперь в нём стало минимальным! Test bench не сработал? ЧЯДНТ? Просьба ткнуть носом ) Как обычно, прикладываю проект. test_coverage_el.zip
