SUPER_21

Банк плиса может работать в режиме LVDS как и на 1,8 так 2,5, все равно там стоит приемник rail-to-tail. Для CMOS в АЦП есть три режима 1,2В 1,5В 1,8В питания . Режим питания ацп должен соответствовать режиму питания плис. Но чем меньше питание тем меньше проникновение CMOS на другие сигналы.

По моему там должна опция быть переключение в subclass 0 - т.е режим без подстройки детерменированной задержки

Измерение проводилось дифференциальным щупам или синглом ? Какой размах напряжения на приемнике и синфазное напряжение , какой сигнал без катушки ?

Родина космонавтики это как у нас аля интеграл. Кстати рижские коллеги уже перешли к ацп, цап, не только оу делают т.е схемы которые 20 лет назад клепали .

Огромное спасибо. К сожелениею синтезом не занимался. Все перечисленые блоки - в аналоговом исполнении Не пойду же я к шефу спрашивать, кому и куда чипы продал, с моим участием. Я их только видел во время тестирование, а куда и кому и ходят ли они по свету , стоит только догадываться кто откуда бежит не понял я вас

И какие зп у таких фирм? Можно название фирм связаные с моими скилами ?

Вопрос такой : как влияет loop filter в pll на фазовый шум , именно полоса филтра . И можно ли измерить к примеру передаточную характеристику джиттера от частоты?

Могу сказать, что не интеграл.

1000пФ ±20% 2кВ 1206B102M202 - тоже выше 600V. Впринципе для соглосования не имеет значение, но к примеру что бы меньше шумов было для синфазной состовляющей приемника можно ближе к приемнику, так как дорожка на плате это как антена.

Что за фирмы , в отечественной или в зарубежной технологии работают, и с отечественной как дела сейчас обстоят , по слухам говорят не очень

Опыт - 6 лет . Разработка заказных аналоговых и аналого-цифровых CMOS и BICMOS интегральных микросхем, IP-блоков, моделирование, тестирование, отладка, написание документации, анализ топологии. Разработка цифровых приемопередатчиков LVDS (0,1-2Gbps), CMOS, CML, SER, DES, Ring PLL, BANDGAP. BIAS, Reference. Op amp,rail-to-rail op amp, Duty circle correction . Low jitter VDL. Clock receiver, cml transmitter with de-emphasis.Ic oscillator,ring differentional vco. Владение САПР Cadence.Владение техническим английским. Работал в технологиях от 65 нм до 180 нм (TSMC, SMIC, iHP, TOWER JAZZ, GlobalFoundries ).

У передатчика если внутри 100 ом терминатор, получается по dc - нагрузкой является трансформатор. Т.е на стороне передатчика короткое замыкание. По мойму емкости это тоже гальвоническая развязка и обычно трансформатор ставят что бы с сингла получить дифференциальный сигнал.

Возможно, тут зависит от схемы приемника, т.е когда передатчик не работает, на входе висит синфазное напряжение , т.е диф напряжение равно нулю. Я как понимаю после диф приемника возможно у них стоит инвертор. Вот если на инвертор падать напряжение к примеру равное половины питания, nmos и pmos находятся в открытом состоянии, т.е будет сквазной ток от питания к земле. Но так как диф паре сузествует по мисматчу разбаланс, возможно инвертор подтянется в какое нибудь состояние.

Да, 300К Ом нужны для отключении схемы при обрыве проводов или если передатчик не работает . Теоретически что бы задать внутренее смещение к каждой паре к земле подключить резисторы, так что бы входное напряжение смещение (Input voltage common mode) был раве 1,2 V, учитывая что питание 3,3 В. Создать fail-safe - думаю разбалансом резисторов к земле , так что бы по входу было постоянное диференциальное напряжение к примеру 30-50 мВ, если это поможет. Посмотреть помогло или нет по потреблению тока приемника.

Если этот перекос будет выше 0.8-0.9В тогда да. Если AC-coupled то необязательно LVDS приемник, подойдет к примеру любой CML приемник, или LVDS с укороченным синфазным диапозоном, так как синфазное смещение по напряжению постоянное.

Зачем AC-развязка в LVDS? LVDS - предназначен для передачи по DC - приемник у него по синфазной состовляющей примерно от 0 до 2,4 В , что обеспечивает работу при разных напряжений земель относительно приемника и передатчика. Если хочется передовать AC-coupled, то по моему хватило бы одной пары развязывающе емкости. И если два терминатора то необхадима схема LVDM1676- так как там удвоенный ток, т.е выходное напряжение будет 340 mV, а не 170mV (что ближе к порогу срабатывание приемника +-100mV, т.е если на 70 mV упадет сигнал через линию, то приемник может и не сработать). На приемной части как сказано выше нужно задать синфазное напряжение , желательно 1,2 V, так как оно может гулять как ему захочется, а может вообще к питанию подойти и диф пара закроется.

Опыт - 6 лет . Разработка заказных аналоговых и аналого-цифровых CMOS и BICMOS интегральных микросхем, IP-блоков, моделирование, тестирование, отладка, написание документации, анализ топологии. Разработка цифровых приемопередатчиков LVDS (0,1-2Gbps) transceiver , CMOS transceiver(slew-rate regulation), CML transceiver, USB 2.0 transceiver, SER, DES, Ring PLL, BANDGAP. BIAS, Reference. Op amp,rail-to-rail op amp, Duty circle correction circuit . Low jitter VDL. Clock receiver, cml transmitter with de-emphasis.IC oscillator,ring differential vco. Владение САПР Cadence.Владение техническим английским (написание документации, чтение проф литературы). Работал в технологиях от 65 нм до 180 нм (TSMC, SMIC, iHP, TOWER JAZZ, GlobalFoundries ). Страна и город значения не имеют. Почта artyombelash-at-gmail.com (-at- заменить на @)

up

не имеет значения

В основнов LVDS приемники/ перелатчик data rate - 1-2 Gbps. IP блоки с параметрами могу выслать вам на почту.

Опыт - 6 лет . Разработка заказных аналоговых и аналого-цифровых КМОП СБИС, IP-блоков, моделирование, тестирование, написание документации: цифровых приемопередатчиков LVDS, CMOS, CML, SER/DES, PLL,DLL, DAC. BANDGAP. Знания основ Verilog, топологии. Владение САПР Cadence.Владение техническим английским. Работал в технологиях от 180 нм до 65 нм.