Здравствуйте, уважаемые посетители форума!
При временном моделировании файлов написанных на языке Verilog в среде Active HDL возникает ошибка "KERNEL_0085 "/sum1_2/a" does not have read access. Use switch +access +r for this region."
Я так понимаю - нет доступа на r (read - чтение) тех вводов выводов, которые я описал в модуле. Читал, что помогает проставление галочек в Preferences - Access to design objects, но увы не мой случай, здесь это не помогает. Поначалу выручало прописывание в
консоли команд "asim +access +w_nets" и "asim +access +r", но сейчас перестало работать и с ними. При создании нового проекта всё моделируется, но буквально один раз. Прошу вас помочь, вдруг кто сталкивался с похожей проблемой.
