Перейти к содержанию
    

Yuva

Участник
  • Постов

    17
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Yuva

  • Звание
    Участник
    Участник

Посетители профиля

424 просмотра профиля
  1. Доброго времени суток всем! Мои вопросы наверно покажутся многим смешными. Но мне уже не до смеха. Понимания ни какого! Хоть об стенку головой бейся В общем в чем дело. На закладке Signal Timing в Generic Tri-State Controller устанавливаются задержки. Откуда их брать? Ни каких аналогий значениям задержек микросхем, которые есть в библиотеке Generic Tri-State Controllerа, я не нашел в соответствующих им даташитах. Где искать эти значения? И что именно искать? Заранее благодарен за советы!
  2. ФАПЧ запустился. Только это же не 50 Мгц получается, а 50 ГГЦ. Почему он вообще запустился, когда настроен на 50 МГц?
  3. Попытался сделать выходные частоты 5 и 10 МГц (думал, что проблема в большем коэффициенте умножения), такая же песня - не запускается PLL
  4. `timescale 1 us/ 1 us module test_chmod_vlg_tst(); reg inclk; ////////////////////// wire out; ////////////////////////////////// test_chmod i1 ( .inclk(inclk), .out(out) ); initial begin inclk = 0; $display("Running testbench"); end always begin #25 inclk = !inclk; end endmodule Симулирую частоту 50 MHz. На выходе пытаюсь получить две частоты: 6,144 МHz и 3,072 MHz. Использую EDA RTL simulation. Когда в timescale меняю наносекунды на пикосекунды, ФАПЧ через несколько периодов частоты начинает работать. Насчет документации, Спасибо! Сброса нет. В ФАПЧ только 1 входной сигнал - такт и 2 выходных - тоже такты Не. что то все равно не так. Уже 50000 мкс промоделировано, а ФАПЧ так и не запустился
  5. Все привет! Может кто сталкивался с такой проблемой. Прошу поделиться ее решением. В Modelsim все входные сигналы PLL отображаются (зеленые), все выходные - красные, xxx. Что делать?
  6. MAC адрес назначения определяет правильно. Вы могли бы проверить мой проект? Я могу выслать вам его по почте. Спасибо за ответ!
  7. Спасибо за ответ! UDP открываю функцией UDP open. Выдает ошибку 56 (лимит времени превышен). А странность моей проблемы заключается в том, что если я параллельно с LabVIEW запущу wireshark, то мой .vi в LABVIEW начинает принимать данные. Но стоит мне выключить wireshark и перезапустить мою плату Cyclone IV GX Transceiver Starter Kit, то LABVIEW перестает принимать данные. Запускаю wireshark, и LABVIEW опять начинает принимать данные. Именно это я не понимаю. Почему так? Вы можете это как-нибудь объяснить? LabVIEW у меня 2012 версии
  8. Всем привет! Помогите пожалуйста! У меня вот такая проблема, связанная, скорее всего, с непониманием: Есть плата Cyclone IV GX Transceiver Starter Kit, с нее на комп через ethernet кабель отправляю UDP пакеты. Wiresharkoм принимаются, а обычный UDP receiver.vi в LabVIEW без включенного Wireshark не принимает их. Т.е. как мне объяснила тех. поддержка NI, Wireshark открывает UDP порт, а UDP функция в LabVIEW только слушает его, но не открывает, и что мой проект на Cyclone IV GX Transceiver Starter Kit открывает не корректно UDP порт. Объясните мне пожалуйста, как UDP порт открывать надо? Как то по особенному отправлять пакет или особенный пакет? И с какой стороны? С принимающей стороны или отправляющей открывать порт надо? Я вообще запутался! Заранее благодарен за помощь!
  9. Спасибо конечно. Но это я в первую очередь проделал. Сейчас у меня только Ethernet вызывает вопросы
  10. Ethernet и Quartus II

    Всем привет! Помогите мне обилием дельных советов, пожалуйста=) Дали мне задание недавно на работе связать по ethernet Cyclone IV GX Transceiver Starter Kit с компом. Задача для меня оказалась довольно таки... ваще сложной! Всю полноту этой сложности я ощутил, когда столкнулся с Triple-Speed Ethernet и с его мануалом из 178 стр. на английском. С какой стороны начинать кушать этот "большой пирог", вторую неделю уже не знаю!? С чего мне начать? О себе: кит получил тока в ноябре 2012. Освоил verilog. На ките научился работать тока, с кнопочками, светодиодами и ЖК модулем (поигрался с ним от души). В лабвью умею прогать. А, ну и универ закончил в прошлом году Заранее благодарю!
  11. Verilog

    В Квартусе есть такая штука, как ALT_PLL. так что ее можно использовать в качестве синтезатора частот
  12. Verilog

    Ок) Спасибо! Значит мона заменить этот модуль на простой делитель частоты до 40 MHz? Пробую))
  13. Verilog

    DCM_SP это делитель частоты с кучей других параметров. как я понял. В Quartusе II можна найти этот модуль? Еще целый день до работы, тока там могу его поискать)
×
×
  • Создать...