nmurzin

Здравствуйте. Синтезировать цифровые схемы(счетчики, регистры, сумматоры и тп) меня учили в институте на лекциях, и какой-то специальной литературы на эту тему я ни когда не искал. Подскажите пожалуйста полезные книги по синтезу цифровых схем. Желательно чтобы они не были привязаны к конкретным ПЛИС или HDL языкам, а просто довали человеку представление о том, что такое логический вентиль, что такое тригер, что такое счетчик. И самое главное - знакомство с подводными камнями в этом деле.

Действительно у меня не получается прицепить SDO файл присоздании симуляции. Как только в команде vsim появляется ключ -sdftyp PIN_MAX_vhd.sdo ModelSim тут же осыпается сообщениями: # Loading std.standard # Loading ieee.std_logic_1164(body) # Loading work.pin_max_tb(arch1) # Loading std.textio(body) # Loading ieee.vital_timing(body) # Loading ieee.vital_primitives(body) # Loading maxii.maxii_atom_pack(body) # Loading maxii.maxii_components # Loading work.pin_max(structure) # Loading ieee.std_logic_arith(body) # Loading maxii.maxii_io(behave) # Loading maxii.maxii_lcell(vital_le_atom) # Loading maxii.maxii_asynch_lcell(vital_le) # Loading maxii.maxii_lcell_register(vital_le_reg) # Loading instances from PIN_MAX_vhd.sdo # ** Error: (vsim-SDF-3250) D:/99_Work/01_w_quartus/01_XperTest/PIN_MAX/simulation/modelsim/PIN_MAX_vhd.sdo(1116): Failed to find INSTANCE 'BoardSelected_rg'. # ** Error: (vsim-SDF-3250) D:/99_Work/01_w_quartus/01_XperTest/PIN_MAX/simulation/modelsim/PIN_MAX_vhd.sdo(1116): Failed to find INSTANCE 'lecomb'. # ** Error: (vsim-SDF-3250) D:/99_Work/01_w_quartus/01_XperTest/PIN_MAX/simulation/modelsim/PIN_MAX_vhd.sdo(1136): Failed to find INSTANCE 'lereg'. # ** Error: (vsim-SDF-3250) D:/99_Work/01_w_quartus/01_XperTest/PIN_MAX/simulation/modelsim/PIN_MAX_vhd.sdo(3267): Failed to find INSTANCE 'Ready_rg'. # ** Error: (vsim-SDF-3250) D:/99_Work/01_w_quartus/01_XperTest/PIN_MAX/simulation/modelsim/PIN_MAX_vhd.sdo(3267): Failed to find INSTANCE 'lecomb'. # ** Error: (vsim-SDF-3250) D:/99_Work/01_w_quartus/01_XperTest/PIN_MAX/simulation/modelsim/PIN_MAX_vhd.sdo(3281): Failed to find INSTANCE 'lereg'. Я лазил в файл PIN_MAX_vhd.sdo Там действительно есть записи типа (CELLTYPE "maxii_asynch_lcell") (INSTANCE BoardSelected_rg.lecomb) (DELAY ..... Тогда я не понимаю текст ошибки который выдает ModelSim. Что он не может отыскать ? УРАААА Зацепил. Записал так: vsim -sdftyp /i1=PIN_MAX_vhd.sdo work.pin_max_tb Вся фишка в том, что кусок текста "/i1=PIN_MAX_vhd.sdo" нельзя разрывать пробелами. "/ i1 = PIN_MAX_vhd.sdo" Так уже не работает, а по тексту ошибки хрен поймешь чего не так. Всем спасибо.

Вот моделька

clock - Тактовый сигнал. sclr - Синхронный сброс по клоку. enable - разрешение для срабатывания по клоку. shiftin - Однобитовый вход для последовательной загрузки данных. q - параллельный выход разрядностью 3. В него загружаются данные с лева на право или с права на лево.

i1 это у меня метка экземпляра компонента в TestBench Файле i1 : TOPLevel PORT MAP(...)

При запуске ModelSim Altera из квартуса выполняется файлик TOPLevel_run_msim_gate_vhdl.do который содержит следущее: transcript on if {[file exists gate_work]} { vdel -lib gate_work -all } vlib gate_work vmap work gate_work vcom -93 -work work {TOPLevel.vho} Потом я компилирую свой TestBench командой vcom -reportprogress 300 -work work myWork/toplevel_vhd_tst.vht Теперь надо создать симуляцию. Раньше я делал это командой vsim -voptargs=+acc work.toplevel_vhd_tst не помню откуда я ее взял. В итоге задержки не учитываются. Изучаю мат ее часть. В ней на странице 11 приведен Example 2–5. для запуска Gate-Level Timing Simulation: vsim +transport_int_delays +transport_path_delays -sdftyp \ <instance path to design> = <path to SDO file> -L work \ -L stratixiii -L altera work.testbench Помогите мне правильно написать эту команду для моего случая. ПЛИС - MAXII EPM570T144C5 VHDL Output file - TOPLevel.vho sdo Файл - TOPLevel_vhd.sdo TestBench - toplevel_vhd_tst Пробовал так vsim +transport_int_delays \ +transport_path_delays \ -sdftyp i1 = TOPLevel_vhd.sdo \ -L work \ -L maxii \ -L altera work.toplevel_vhd_tst Тогда ModelSim пишет следующее: # vsim +transport_int_delays +transport_path_delays -L work -L maxii -L altera -sdftyp i1 = work.toplevel_vhd_tst # ** Error: (vsim-SDF-3196) Failed to find SDF file "i1". # Error loading design Пробовал так: vsim +transport_int_delays +transport_path_delays -L work -L maxii -L altera -sdftyp TOPLevel_vhd.sdo work.toplevel_vhd_tst Тогда ModelSim пишет следующее: # Loading instances from TOPLevel_vhd.sdo # ** Error: (vsim-SDF-3250) TOPLevel_vhd.sdo(1102): Failed to find INSTANCE 'BoardSelected_rg'. # Длинный список не найденных экземпляров.... Что же ему написать, чтобы он сделал мне Gate-Level Timing Simulation ?

А где мне посмотреть подключился sdf файл или нет ? Посмотрел я эту тему. sdf Файла у меня ни где нет, есть sdo. Является ли sdo заменой sdf ? В теме сказано что должен быть некий файл .vo в котором должна быть строка подключающая sdf файл: initial $sdf_annotate("../netgen/par/name.sdf"); Просмотрел папки проекта и рабочую папку моделсим, нет у меня .vo файла. Есть некий файл .vho но в нем нет ни какой строки типа initial $sdf_annotate. Может мне еще что-то где-то надо откомпилировать чтобы получить нужные файлы? Пока не знаю что делать.

Здравствуйте. Работаю на Quartus9.1. Для моделирования использую ModelSim Altera. Проблема в том, что картинки которые рисует ModelSim не учитывают задержки распространения сигнала внутри ПЛИС (мне так кажется). Запускаю ModelSim после компиляции проекта прямо из квартуса с помощью меню Tools-> Run EDA Simulation Tools -> EDA Gate Level Simulation... Пишу тест бенч. У меня есть сигнал A на входе ПЛИС и зависящий от него сигнал B на выходе ПЛИС. Так вот ModelSim рисует картинки так, что сигнал B мгновенно повторяет сигнал A. Чего конечно не может быть. Есть ли средство, чтобы ModelSim рисовал относительно реальные картинки ? Может я что-то не так делаю ?

Ура! Ответ лежит здесь: http://www.cypress.com/?id=4&rID=48578 Надо 1 - запускать Windows в режиме отсутствия контроля цифровых подписей драйверов. 2 - правильно отредактировать нужный inf файл.

Здравствуйте. Работаю с контроллером CY7C68013A. Под Windows XP не было ни каких проблем. Недавно пришлось пересесть на Windows 7. В наличии есть КИТ CY3684 FX2LP EZ-USB и диск с софтом для него. Также скачал некий Cypress Suite USB 3.4.5 вот от сюда http://www.cypress.com/?rID=34870 Там написано, что должно работать по Windows 7. При подключении USB шнурка, в диспетчере устройств появляется неизвестное устройство. Пытался указать ему папку с драйверами, но Windows 7 не находит драйвера. Работал ли кто-нибудь с контроллером Cypress под Windows 7 ? Где взять дравер для контрполлера и как его установить ?

Я думал что вторые два сообщения про сигналы MCLK и LJ_CLK не имеют ни какого отношения к первой ошибке. Когда я дважды кликал на первое сообщение, то квартус разворачивал передо мной окно пин планера и подсвечивал LVDS сигнал STS1. Я пока выкинул из проекта MCLK и LJ_CLK и действительно первое сообщение тоже пропало. Спасибо что помогли нийти причину.

У этого сообщения нет плюсика

Вот проект. PIN_FK_20110518_1642.rar

А это где именно я должен увидеть эти пометки ?

Я уже убрал из пятого банка все вывода, оставил только один сигнал LVDS. И все равно Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal Логики в проекте нет ни какой, еще не заведена. Осталось только застрелиться :crying:

У меня в пятом банке есть обычные вывода Single Ended 2.5V. Но ведь это не причина чтобы не ложился LVDS ? Эти вывода расположены на расстоянии 5 ножек от выводов LVDS. Что нужно сказать пин планеру или квартусу чтобы вывода пятого банка расположились автоматом ? Я пробовал назначить сигналу Location равный Bank5 без указания конкретной ножки, но после компиляции я не увидел в пин планере нового расположения.

Здравствуйте. Работаю с Cyclon3 в Quartus9.1 у меня в проекте есть LVDS входы. Я расположил LVDS вывода в 5ом банке руководствоясь картинкой пин планера. При компиляции возникает ошибка: Error: Can't place differential I/O pins and/or associated SERDES transmitters or receivers -- location assignments are illegal Не могу понять в чем дело. Помогите пожалуйста разобраться ?

Просветите пожалуйста, что это значит Fast и Slow Corner ?

Здравствуйте. У меня возникает потребность моделировать проект, когда проект еще не доделан до конца. Компилятор квартуса выбрасывает из проекта все "ненужные" тригеры, которые пока не задействованы. Информация о зарезанных тригерах до модел сим не доходит, и он рисует их значение как X. Есть ли в квартусе флажок, который запрещает заниматься оптимизацией логики ? То есть чтобы он синтезировал все что описано в проекте.

Когда я хочу начать Gate Level симуляцию Model Sim Altera предлагает мне 4 варианта: - Simulate - Simulate without optimization - Simulate with full optimization - Simulate with coverage Чем они друг от друга отличаются ? Я пользуюсь Quartus9.1 и Altera Model Sim подскажите последовательность действий, чтобы произвести post-route симуляцию.

То есть оно учитывает где расположил элементы трасировщик ? Или просто добовляет заранее где-то заданные поправки ?

Здравствуйте. Если запускать моделирование из квартуса, то есть два варианта: - RTL - Gate level C RTL все понятно, модел сим перекомпилирует мои VHDL файлы и ни чего не урезая и не оптимизируя показывает логику без учета каких либо временных параметров. А что такое Gate level ?

Может я не тот Scriptum скачал... Он ни чего не умеет кроме как настроить цвета выделения. Да и те не сохраняются, сбрасываются после перезапуска программы. Поделитесь ссылкой, где скачать.

Здравствуйте. Работаю с ModelSim Altera. Можно ли с помощью tcl файла установить время симуляции (Run Length) и запустить исполнение, какие команды надо для этого написать ?

Здравствуйте. Подскажите пожалуйста удобный текстовый редактор для VHDL кода.