mamrchelli

Всё, проблема с host controller решена. Нашли в в стартовом проекте к ядру файлик тест бенча. Посмотрели на форму сигналов необходимую для работы host controller - сигналы "слегка" :) отличались от тех, что были в официальной документации. Сделали формирование сигналов как в тест - бенче - заработало. Всем спасибо.

Возможно "проще" объясняется тем, что для 10/100/1000 использовался MDIO интерфейс, согласно IEEE 802.3 clause 22. Тогда как для 10G оборудования уже применяется MDIO интерфейс согласно IEEE 802.3 clause 45. Но дело даже не в MDIO. Не отвечает, как выяснилось на данный момент host controller 10-Gigabit Ethernet MAC IP core. Нужен этот контроллер для того, что бы как раз включить MDIO. Знает ли кто, возможно есть некие особенности при работе с host controller ЕМАС' ов Xilinx? Так как судя по документации на ядро всё должно работать "с полуоборота". p.s «если монету подбросить,то она упадет и точно встанет на ребро, если, конечно, не зависнет в воздухе» - понравилось :)

сингнал start изначально находится в единице (инициализируется значением) : initial begin state = IDLE; start = 1'b1; // <------ ...... end по входу в состоянии IDLE первый раз, в данном коде, просто осуществляется переход в следующее состояние WR_CFG_MGMT, по второму фронту в состоянии WR_CFG_MGMT устанавливаются нужные сигналы, по третьему фронту в состоянии WR_CFG_MGMT снимаются управляющие сигналы, переход в состояние RD_CFG_MGMT, по четвёртому , в состоянии RD_CFG_MGMT выставляются управляющие сигналы на чтение из регистра по пятому в состоянии RD_CFG_MGMT снимаются управляющие сигналы, переход в состояние TRY_DATA, по шестому - host контроллер должен был выставить данные на host_rd_data , установка wr_en для уарта, переход в состояние IDLE по седьмому - в другой ветке IDLE снимаем сигнал wr_en уарта, а также все остальные сигналы. Заранее согласен, что можно было добавить больше состояний. Тем не менее переходы выполняются корректно, и к самой машине состояний вроде как претензий, кроме наглядности кода, нет.

Спасибо. Но те сигналы которые сформированы , вполне соответствуют моему представлению о "нужных" сигналах для данного ядра. Отличается лишь поведение ядра (отсутствие частоты на выходе MDC контроллера MDIO) :) Диаграмму сигналов привожу. Диаграмму привел для переделанного кода, который записывает данные в регистр с адресом 0х340, а затем считывает из этого регистра. Правда записанных данных я не увидел. Новый код выкладываю. hc_fsm.v

Смотря что Вас интересует. По результатам операций должен запуститься MDIO controller. Все управляющие последовательности выдаются правильно, но на MDC выходе вместо частоты - ноль, а MDIO в z состоянии.

Нужно запустить шину MDIO для настройки PHY. Для этого использую IP-core Ten Gigabit Ethernet MAC v10.1. Создал FSM (код прилагается). После записи в host controller данных, при чтении из того же регистра - получили нулевое значение (записывали не ноль). Последовательность установки сигналов выполнена согласно ДШ ug148 на IP-core. Помогите разобраться, в чём проблема. mdio_read_fsm.v

Возможно присутствуют проблемы с синхронизацией канала №1. Насколько я помню, там есть выбор - откуда брать 8КГц. Проверьте. В случае, когда вы хотите что-бы ваш передатчик был мастер-устройством, он должен синхронизироваться от внутреннего источника (внутри вашего устройства) фреймовой частоты. Я не знаю что за тестер Е1 вы используете, но по идее, там должна быть индикация при срыве синхронизации - или когда её просто нет.