JustaK

А что думаете насчет кнопки: Use Smart Compilation в настройках проекта?

Именно )

65Гб SSD уже. Меня интересуют настройки или опции, которые можно было бы указать вручную для ускорения процесса.

Привет! Пользуюсь Quartus Prime 16.1.2, в наличии довольно плотный проект для Stratix V GX. Время компиляции проекта при наращивании начинает расти в геометрической прогрессии (от получаса до 2-3 часов). Не спасает даже указанная параллельная компиляция (8 ядер в наличии). Памяти предостаточно. Кто сталкивался, посоветуйте варианты ускорения процесса компиляции?

ПРивет! Есть данные по протоколу Avalon-ST на частоте ниже, частоты MAC-PCS модуля. При синхронизации данных на повышенную частоту, естественно регулярно происходят задержки, из-за неготовности данных на более низкой. Могут ли возникнуть проблемы на уровнях ниже (MAC-PCS, PHY), вплоть до передачи сообщения в линию (оптика), если по протоколу AV-ST, данные поступающие на вход МАС, будут с задержками, но все отмечены соответствующими сигналами valid? Или все-таки нужно подавать пакет без задержек и не рваном valid?

Да, все так. Благодарю ) PS ресурсов плис предостаточно )

Всем привет! Имеется прошитые в EPCS прошивка для ПЛИС и софт NIOS. Изменяя прошивку для ПЛИС (sof) и исследуя сигналы в SignalTap, необходимо ли каким-то образом перезаписывать и софт процессора NIOS (там ничего не меняем)?

Спасибо! Тему можно закрыть

current vacancy :1111493779:

Спб Спасибо ;-)

В телекоммуникационную компанию (WDM системы) Ищу напарника и коллегу. Нужен программист ПЛИС, в частности хороший опыт работы с NIOS (в перспективе планируется SoC) Altera. Соответственно, знание Verilog и С/С++ как само собой разумеющееся. Знание различных стандартных интерфейсов (RS-ххх, I2C, ModBus...), а так же сетевых Ethernet, SDH/Sonet, SAN, OTU-x(Fiber) Умение работать с Linux-системами и оперированием (конфигурированием) на уровне драйверов График работы и условия обсуждаемы. Пишите ваши e-mail или в ЛС. Буду рад знакомству и искренне надеюсь на плодотворное сотрудничество! )

Предлагаю сотрудничество удаленной работы по программированию ПЛИС Altera & Xilinx. Опыт программирования ПЛИС 7 лет, язык программирования - verilog. Тематика: ЦОС, радио-связь (РЛС), беспроводные технологии. Более подробно, готов выслать резюме на указанный Вами адрес. Территориально нахожусь в г. Санкт-Петербург. В том числе: 3-х летний опыт работы за рубежом. С уважением, Николай.

Куда лезет, не в курсе :-), брандмауер винды я гашу сразу, а вот брандмауер ДрВэба в этот раз "пошутил" и внес исполняемый файл vsimk.exe в лист неподтвержденных системных процессов, из-за чего он хоть и запускался, но не работал :-).

Спасибо всем за помощь :-). Разобрался :-), брандмауер блокировал работу vsimk.exe ))

залипает на команде vsim -novopt $lib_name.$tb_name Пробовал вручную, через создание проекта, ручную компилляцию, симуляцию, затем запуска файлика wave.do - все работает. Можеткакая настройка, про которую я забыл и никак не могу вспомнить? 3 года назад на рабочем ноуте как-то настроилось и все работало, а вот теперь пересел на стационарник, переустановил - и только в ручном режиме работает (((, а ведь так привык к tcl-скриптам, раз-два, написал bat-ник, сделал исполняемый файл с компиляцией нужных файлов и выдачей нужных wave-форм и вуаля.

Да, вроде как, эти библиотеки рихтовал exe-шник, который создавал лицензионный файл. Можно подробнее об этом или ссылку на подобного рода инструкцию )

Лицензионку сгенерировал и прописал пути для LM_LICENSE_FILE, подкинул из архива gcc-4.5.0 и что за "переменные среды"? )

Всем привет! Устанавливал QuestaSim 6.3e, думал в нем проблемы на 64-битной Win7, переустановил на QuestaSim 10.2c спецом для 64-битной винды 7, и все равно: файлы компилирует из файла, а к симуляции приступать не хочет: Внизу, слева, в углу пишет Loading и "бегает" троеточие. На WinXP SP3 все работало, вызывал простым скриптом с расширением *.bat (questasim -do debug_demodulate.do), где в debug_demodulate.do описывал "do compile_all.do". Ниже приведу пример такого файла compile_all.do, чтобы на ваш взгляд кто-нибудь незамыленным глазом подсказал мне, где я вдруг оказался неправ или какие-то особенности настройки QuestaSim для винды 7: # library name set lib_name s # top testbench name set tb_name tb_s_demod onbreak {resume} # create library if [file exists $lib_name] { vdel -lib ./$lib_name -all } vlib $lib_name # compile all Verilog source files vlog -work $lib_name ./ram_2port_1clk_noreg_ou.v vlog -work $lib_name ./ more and more verilog files in project # compile with -sv (system verilog) option testbench generating files vlog -work $lib_name -sv ./tb_s_demod.v vsim -novopt $lib_name.$tb_name PS вчера QuestaSim 6.3e после долгих ожиданий выдал ошибку по строке с "vsim -novopt $lib_name.$tb_name"...я уже ничего не понимаю, на ХР у меня все работало :crying: PSS наполнение файла debug_demodulate.do #1 - compile all do compile_all.do onerror {resume} quietly WaveActivateNextPane {} 0 #INPUT signals----------------------------------------------------------------------------------------------- add wave -noupdate -format Logic /tb_s_demod/clk add more needed signals run -all

up! :1111493779:

Ответил в ЛС

г. Санкт-Петербург. В расширяющийся отдел разработки требуется инженер-программист (FPGA) ПЛИС. От соискателя требуется: - Высшее тех. образование, или студенты старших курсов тех. вузов; - Английский язык на уровне чтения тех. документации; - Знания в области радио-локации; - Умение проектировать и реализовать поставленные задачи в ПЛИС на языке Verilog (возможно VHDL); - Знание и умение работать с программами для отладки проектов и их составных частей (QuestaSim, MATLAB и т.п.); - Ведение проектов в системе bug-tracking; - Чтение и редактирование конструкторской/программной документации; желательно: - знание С++, Assembler; - опыт работы: от 1 года (Высшее тех. образование) и от 0.5 года (студенты). Я не кадровик, подробнее - на собеседовании :).

Всем спасибо за помощь, разобрался. Я пытался FFT управлять его включением/выключением через его штатный reset_n, ему это не нравилось категорически, вот квартус егу и отключал. Теперь просто перед включением схемы, все ресеты на модули FFT становятся активными, при сбросе схемы обнуляются, а управление по сигналу source_ready веду :rolleyes:

Да, я уже неоднократно перелистывал мануал, только вот квартус и моделсим оурт на мня благим матом: Моделсим: Warning: (vsim-3016) D:/ModelSIM_files/NEWNEWNEW/FFT_t1_f1.vo(22850): Port type is incompatible with connection (port 'clock'). Квартус: Warning (14110): No clock transitionon "FFT_s:FFT_Moduls|FFT_t1_f1:FFT_2|asj_fft_si_se_so_bb_fft_80:asj_fft_si_se_s o_bb_fft_80_inst|auk_dspip_avalon_streaming_source_fft_80:auk_dsp_atlantic_sourc e _1|data_count_int1[2]" register due to stuck clock or clock enable Во влождении у меня реализовано 3 блока БПФ, потом я этот модуль подключаю в общий, там еще присутствуют модули обработки, модули RAM и ROM, и кстати на парочку 3х-портовых RAM он тоже ругался, а после того как я внутри модулей RAM присвоил входящему clk = clk0, то они заработали в полную силу FFT_s.v

Походу нашел косяк, этому блоку FFT v.8 требуется какой-то непонятный(спецово) клок...кто-нить сталкивался?

Походу нашел причину...Мегафункция FFT v.8, она внутри строится на логических элементах и элементах DSP, к ним, внутри ессесинна подводят клоки...походу в них затык. (Для одних модулей внутренних они обзываются clock, для других clock0)...пробовал на вход подать clk: для тех что с clock - не ругается, на те что clock0 - ругается. Подавал на вход clk0, все наоборот...вот теперь в раздумьях, как сделать тк чтобы оба удовлетворились одним клоком о_О вот один из внутренних модулей мегафункции: altmult_add niO0l1i ( .chainout_sat_overflow(), .clock0(clk), .dataa({wire_nii11Oi_result[17:2], wire_nii11Ol_result[17:2]}), .datab({n0i0OO, n0ii1i, n0ii1l, n0ii1O, n0ii0i, n0ii0l, n0ii0O, n0iiii, n0iiil, n0iiiO, n0iili, n0iill, n0iilO, n0iiOi, n0iiOl, n0iiOO, n0i1Ol, n0i1OO, n0i01i, n0i01l, n0i01O, n0i00i, n0i00l, n0i00O, n0i0ii, n0i0il, n0i0iO, n0i0li, n0i0ll, n0i0lO, n0i0Oi, n0i0Ol}), .ena0(wire_nll1O_dataout), .mult0_is_saturated(), .mult1_is_saturated(), .....) и второй: lpm_add_sub nii101i ( .add_sub(1'b1), .cin((~ nl1OOil)), .clken(wire_nll1O_dataout), .clock(clk), .cout(), .dataa({{2{nl1OOil}}, nl1OOiO, nl1OOli, nl1OOll, nl1OOlO, nl1OOOi, nl1OOOl, nl1OOOO, nl0111i, nl0111l, nl0111O, nl0110i, nl0110l, nl0110O, nl011ii, nl011il, nl011iO, nl011li}), .datab({{18{1'b0}}, 1'b1}), .overflow(), .result(wire_nii101i_result), .aclr() );