a-re-ja

Доброго времени суток. Весьма печальная новость. Хотел бы присоединиться к словам благодарности Александру Филиппову, за многолетний титанический труд по объяснению всех нюансов работы с софтом.

Их на данный момент точно нет. Intel сотрудничает с Allegro и с начало все эти фишки появляются там :)

Благодарю за ответ. А я тут бьюсь как же это сделать)))

Доброго времени суток. Будьте так добры подскажите как в стэкапе поменять порядок слоев, то есть например третий слой поменять со вторым, пятый перенести на восьмой. Allegro 16.5

Добрый день, коллеги. Подскажите пожалуйста, как можно схему из DxDesigner(Update 23 for EE7.9.5) экспортировать в dxf?

Оказывается можно еще по другому синхронизировать RF - измерять разность фаз внутренних LO и корректировка в FPGA . Получится что то типа этого : Но что то смущает количество переключателей... Извиняюсь ошибся в подключении сигналов, конечно вот так надо :

Да, заметил. К сожалению, может работать только до 4ГГц. Соединения между платами думаю сделать разъемом Combination Q2™ / RF. Протокола связи я не знаю, в задании было реализация 16*16 MIMO, разве для этого достаточно только синхронизировать все чипы AD9361 и FPGA, опорной частотой 40 МГц?

Добрый день коллеги! Буду признателен, если кто-нибудь подскажет, так как в этой области я не шарю. Необходимо сделать 16*16 MIMO на чипах AD9361. Есть отладочная плата AD-FMCOMMS5-EBZ (на ней реализован 4*4 MIMO) в ней используется синтезатор ADF5355 с которого сигнал подается на 13617CF-S02QFN (13 Gbps 1:2 Fanout) с него сигнал идет на RX_LO1 и TX_LO1 первого чипа AD9361 и RX_LO2, TX_LO2 второго чипа AD9361. Мне нужно 16 таких выходов. И я не очень понимаю, как согласуются такие входы/выходы. Помогите, подкиньте информацию где копать или какую микросхему использовать :) PS Для меня достаточно частот 2 - 5 ГГц. 13617CF.pdf

fill спасибо за помощь!

По требованию производства, для меди толщиной 210 мкм ободок вокруг переходного отверстия должен быть не меньше 0,35 мм. Платы с отверстием 10 миль пэд 20 миль это для меди 18/35 мкм

Добрый день, коллеги. Хотелось бы обозначить возникшую проблему: по требованиям производства, ободок вокруг переходного отверстия должен быть не меньше 0,35 мм (для 210 мкм меди), т.е. при диаметре отверстия 0,3 мм - диаметр ободка 1 мм. Но при этом шаг между центрами отверстий может быть 0,6 мм. То есть нужно, чтобы переходные друг на друга находили, у меня очень мало места и поэтому необходимо так сделать. Кто-нибудь знает как это можно сделать? Можно, конечно, сделать переходное с меньшим ободком, а потом плэйном довести до их требований, но, полагаю, это будет сильно муторно… есть ли еще вариант?

Добрый день! Мне то же очень нравится подобная практика, и посмотреть как другие коллеги разводят платы :) Я так понимаю в вашем проекте используется DM816x/C6A816x/AM389x уж больно на их референс похоже. Заметил у Вас в разводке следующее: Расположение этих конденсаторов очень интересно. В отладочной плате они ставятся как можно ближе к переходному отверстию сигнальных проводников (с первого на шестой слой), так как у них 2 и 5 слой это GND, хватило бы просто переходного отверстия для уменьшения пути возвратных токов.Как мне кажется, они это делают для того, чтобы в этих местах уравновесить потенциалы земли и питания, то есть что бы не проникали никакие помехи. У Вас же я не заметил поблизости переходных отверстий для возвратных токов. А эти конденсаторы стоят в основном далеко от переходных и мне бы хотелось узнать, чем вы основывались когда их размещали?

Правой кнопкой по переходному отверстию - Place Thermal Override и для этого переходного можно настроить зазоры и соединения с плэйнами, по слоям Во вкладке Planes -> Plane Classes Parameters общие зазоры для всех переходных, SMD pads

При разводке дифф пары, F10 - добавление переходных отверстий, а F9 их повороты.

Доброго времени суток! Подскажите пожалуйста, как лучше подключить на один сигнал сигналы с разными типами, например VCCAUX и VCCO (один из банков) Пробовал Types compatibility, вручную он разрешает назначить, но потом, если изменить сигналы в каком-нибудь банке (например с 3,3В на 2,5) VCCAUX сбрасывается. Пробовал в Settings > PCB Signals Generation автоматическое переименовывание VCCAUX, но там добавляется 0 на конце. Или мб это легче сделать в DxDesigner? Кто как решает эту проблему?

У меня такого глюка нет, мб его можно решить в настройках Editor Control...

Удалите из схемы все кроме плисины и разъема, и скиньте проект вместе со схемой, что бы был CES, а то так я вспомнить не могу где там может быть какое ограничение

Попробуйте пролезет ли проводник 0,1мм с зазором 0,15?

Разводку то Вашу я открыл, CES не смог, он в DxDesigner видать хранится. Странно почему мой проект не смогли открыть... Надеюсь это поможет)

Ваш CES не открывается и не видны все настройки, посмотрите в моем примере настройки и сравните со своими. Test_rule_area.rar

Мб проект скинете, а то так не понятно в чем причина.

Мб у Вас в Schemes указан проводник 0,2 мм, надо указать 0,15 typical Вот как я сделал и все протащилось:

Да действительно не так делал! Но в версии 10.0.1.309 выдает ошибку при Analisis> Nets > Import IPC Netlists, а в версии 10.7 все нормально, но там и нет этого глюка Вот что нашел: Полигоны должны быть векторными с шириной линии заливки не менее 0.2 мм. Категорически не рекомендуется использовать в слоях топологии растровые полигоны. Если вы используете в проекте сплошную заливку полигонами всех свободных площадей платы, не используйте без необходимости минимальные зазоры между площадками и окружающей эти площадки землей (медью), особенно во внутренних слоях многослойных печатных плат. Это рекомендация у одного из производителей ПП. Поменяв в настройках Gerber Machine Format - Polygon fill method на Draw. Во всех версиях САМ стало нормально отображаться это место. Видать если у производителей ПП стоит старая версия САМ, а метод заполнения полигонов был выставлен растровый (Polygon fill method на Raster), то могут возникнуть коротыши на плате, хотя даже если мы открывали на новой версии САМ и у нас было все нормально, и были пройдены все тесты. Спасибо за совет. Буду теперь все перепроверять!

Проверка на соответствие pcb-файлу (Analisis > Nets > Compare External nets) не выдал ошибок... Потом скачал более новую версию CAM350 v 10.7 и действительно все нормально отобразилось. Странный какой то глюк. Скажите кто как обычно делает: оставляет настройки Gerber Machine Format по умолчанию или меняет параметры, если да то какие лучше выставить?

Добрый день! Возникла проблема будьте добры подскажите из за чего так получилось? На производстве сделали платы, начали их проверять (на не спаянной плате) нашли коротыш, с начало подумал что на производстве что то напортачили, начал смотреть гербер файлы, и там нашел косяк Вот так выглядит 4 слой в менторе: Вот так выглядит сгенерированный гербер в CAM350, так же 4й слой: Вот так выглядит гербер файл открытый в Altium: Это значит в CAM350 какие то настройки неправильные что он в итоге коротит на землю эти переходные? Решил посмотреть настройки setup>Gerber Machine Format изменил в них Data format на 4.4, а unit на MM после этого сгенерировал гербер файлы и все стало нормально отображаться в CAM350. До этого НИКОГДА такого не случалось на производстве (платы заказывали раньше у других фирм), хотя точно настройки Gerber Machine Format не менял. То ли я накосячил с Data format, то ли на производстве?