demon_rt

Причин неработоспособности памяти может быть масса: физическая неисправность чипов памяти, некорректное питание, обрыв сигнальных линий, не выравненные линии данных на плате при конструировании...и т.д. Если используете контроллер xilinx с шиной данных в двух банках, то тактовые сигналы cq и cq_n должны быть разведены по одному в каждый банк для использования bufio. В Virtex 5 BUFIO можно тактировать только в пределах одного клокрегиона, в Virtex6 же BUFIO задействует соседние клокрегионы. По поводу IDELAY - автокалибровка памяти сделана так, что задержки устанавливаются сразу на всю шину данных (с расчетом, что линии данных на плате равны и задержки на всей шине одинаковы) если же разводка не корректна, следует модернизировать модуль калибровки, выставляя задержку на каждый бит данных, что значительно усложняет контроллер. При отладке советую использовать меньшую частоту 150- 200 МГц. Если тактировать ISERDES глобальными тактами, то следует учитывать фазовую задержку сигнала.

Зачем вам эти корки.. Генерируетe в virtex 5 MIG контроллер SRAM под вашу микросхему памяти. Берем vhd файлы из папки implement design и пишем свое управление контроллером согластно дата шит!

Свой написать не проще, особенно модуль инициализации и калибровки! И писать еге не надо, ничего нового в Vrtex 6 относительно Virtex 5 и контроллера SRAM нет, просто xilinx отказался от данного контроллера в 6 серии. Берем VHD файлы с MIG Virtex 5 и используем в 6. Весь контроллер написан на логике (в отличии от PCIE) и следовательно подойдет - проверено! Единственное замечание - выводы dq и cq должны быть корректно разведены в железе (в одном банке) для использования BUFIO для cq, если же нет то придется мудрить с BUFR или вообще тактировать ISERDES глобальными тактами с использованием автоподстройки фазы.

Такой вопрос, кто нить сталкивался с изохронным режимом (приложение А спецификации) работы PCI Express.

Подскажите пожалуйста в каком режиме осуществляется вывод данных из компьютера в устройство. Я наблюдаю такую картину: В режиме вывода данных из устройства на компьютер все отлично MPS = 128Байт, скорость 1200 Мбайт/с. При записи из компьютера в устройство 128Байт данных, на шине RX PCI Express Block Plus приходят 16 TLP длинной 1DW со сдвигом данных.

У меня такая проблема: устройство на базе Endpoint Block Plus v1.9 не на всех PC работает в режиме х8. Перепробовал кучу машин с различными мостами. В некоторых материнках, устройство сразу работает на х8, в других при первом включении на х1, а после перезагрузки(помогает кнопка ресет), переходит на х8, в третьих только на х1, и никакая перезагрузка не помогает, не смотря на то, что на материнке написано х8 и в биосе тоже все нормально. Неужели Endpoint Block Plus такой привередливый к типу чипсетов?????

Нет еще не поборол. Обрыв транзакций происходит в различные моменты времени, что не похоже на переполнение буферов. После обрыва в конфигурационном пространстве порта PCI Express на хосте в Secondary Status Register появляется Signaled Target Abort и Fatal Error. Причем линк ап не падает в момент обрыва транзакции, но дальнейшая передача невозможна. Причину возникновения данных ошибок я еще не понял.

Transaction Receiver Credits Available это проверка на наличие свободного места в буферах приемника ядра. Является одним из методов борьбы с переполнением в режимах х4 и х8. Смотрите ug167. На счет тайменгов, удалось оптимизировать проект путем замены фи-фо на двухпортовую память и некоторой коррекции кода. Но столкнулся с такой проблемой. В режиме х4 передачи данных на хост (пишу в оперативную память в режиме DMA), Endpoint прогоняет порядка 70Гб со скоростью 800 Мб/с и предача останавливается...

Да такая же проблема... не могу уложиться в тайменги. Причем на х1 и частоте 65 МГц все работает отлично. при переходе на х4 и частоту 125МГц тайменги укладываются, ядро временно работает (гонит счетчик), но через некоторое время "отваливается" по тому что на такой частоте нужно отслеживать Transaction Receiver Credits Available (как это делать я еще не разобрался). А на х4 и частоте 250МГц начинают появляться тайминг error.

всавил ваш тест в tests.vhd но ни каких транзакций кроме чтения пространства конфигурации не наблюдал... может вы еще внесли какие то изменения в проект симуляции. потому как стандартные тесты у меня работают нормально.

если вы выбрали sample_smoke_test0 то в первых 9 транзакциях будет производиться симуляция чтения пространства конфигурации.. затем запись в память с 32 и 64 битной адресацией 1DW. и запрос на чтение с ожиданием соответствующего Completion.

уважаемые члены форума поделитесь опытом изготовлении контроллера на базе ядра Xilinx "PCI Express Block Plus" в Virtex 5 камне. Xilinx предоставляет с ядром некоторые файлы vhd для проекта и симуляции, но для полнофункционального режима работы PCI Express этого недостаточно т.к. при формировании TLP пакетов на уровне транзакций их максимальная длина = 1DW. А так же при использовании данного проекта инициатором т.е. request осуществляет host ,а конечное устройство (Express Block Plus) отвечает завершением с данными - completion. Ценю любые советы.

большой скорости с нагрузкой TLP в 1 DW не добиться нужно переписывать под 1024 DW ... чем сейчас и занимаюсь.... буду рад пообщаться с теми кто занимается данным вопросом