AndreyZ

Точки привязки необходимы для того, чтобы с помощью оптической системы визуального контроля точно определять положение платы на столе машины автоматической установки компонентов. Обычно делают три глобальные точки привязки в по углам ПП, а также локальные, если плата содержит SMD компоненты с малым шагом (0.65мм и менее). Обычно делается пара локальных привязочных точек в диагонально противоположных углах компонента (за его контуром), либо, если для этого нет места одна точка привязки по центру компонента (под корпусом). Теоретически точки привязки могут стоять в любом месте рядом с компонентом. Их форму и размер лучше согласовать с вашим предполагемым сборшиком печатной платы. Также требования к точкам привязки определены в стандартах IPC.

Раритет, однако... (в смысле плата). МПП с нечетным количеством слоев это круто!!!

vm1, очень раз за вас. Что касается редактирования контуров, тут вы пожалуй правы. В некоторых случаях быстрее получается его заново перерисовать (обвести), предварительно перенеся оригинал на другой слой. Кстати, по моему один из ваших вопросов этой темы остался неотвеченным:- Попробуйте команду Ctrl-J. В этом случая паралельные связи не удаляются.

Как раз наоборот - с проблемой демонтажа. При некачественной припайке корпуса зачастую бывает необходимо снять его, перенакатать шарики и установить заново. Размер боковых захватов головки демонтажа позволяет снимать BGA корпуса, размещенные друг к другу гораздо ближе чем рекомендуемые 5мм. Однако упомянутое требование в основном определяется допустимым тепловым воздействием на соседние микросхемы при демонтаже.

Трудно что-то добавь к тому что было сказано bms. Очень грамотный совет. Что касается чередования на разъемах скорее всего это делается для того чтобы обеспечить путь обратных токов (если речь не идет о разъемах, обеспечавающих также и согласование импеданса). На вашей плате обратные токи пойдут по смежной с трассами плоскости (plane). Лучше всего обеспечить согласование внешними резисторами. Использование FPGA "Digitally Controlled Impedance" при больщом числе сигналов может привести к проблемам с термостабилизацией.

Вы здесь пытаетесь подменить понятия - эквивалентность выводов ЭРЭ означает что система позволит вам менять их местами между собой, однако это не означает что данные изменения появяться в схеме без вашего участия. Их нужно было внести вручную или хотя бы выполнить back annotation из PCB. Все системы проектирования ПП работают именно так. IMHO, крутить гораздо проще - попробуйте выбрать резистор или группу резисторов (даже если вы их уже установили с точностью до микрона), затем Ctrl Q, а затем введите угол разворота (180 град). А кто вообще что то говорил про моделирование? Какое моделирование? Электрическое? Я всего лишь предложил вам поставить себя на место программиста-разработчика САПР с тем, чтобы вы постарались понять к чему приведет ваше предложение о том, что в разные моменты времени резистор может быти подключен к конкретной цепи то одним концом то другим (неважно каким). Отнеситесь к этому по-философски - вы приобрели бесценный опыт который запомните надолго и больше никогда так делать не будете. И как бы вам этого не хотелось система проектирования (PADS) в том что произошло не виновата. Позвольте еще один совет - почаще сохраняте промежуточную информацию (PCB database & ECO-files), в этом случае было бы легко откатиться назад и вы к примеру смогли бы воспользоваться моим советом из предыдущего письма.

По поводу атрибутов все просто: На мой взгляд это весьма полезная вещь, впрочем если на данном этапе вы ими не пользуетесь, пожалуйста - можете в меню Compare/ECO tools на закладке Comparision выбрать режим сравнения без аттрибутов (Ignore All Attributes). Свою ситуацию вы на мой взгляд описали немного сумбурно. Если я правильно понял к моменту перенумерации поз. обозначений на ПП, плата схеме не соответствовала в том, что у части резисторов на плате ножки былы переставлены между собой. Если это так, и вы вопреки здравому смыслу запустили перенумерацию в тот момент, когда ПП и схема не соответствовали, то тут действительно уже ничего не исправить. (Кстати, если речь идет о резисторах а не к примеру резисторных сборках, зачем вообще потребовалось менять местами терминалы "1" и "2"?) А теперь поставьте себя на место разработчика САПР ПП. Не думаю что вы бы обрадовались дополнительной неопределенности в списке цепей в виде полной эквивалентности ножек всех резисторов, когда в разные моменты времени резистор можеть быть подключен к определенной цепи любой из своих ножек. Вы никогда не задумывались почему ПО анализа списка цепей печатных плат и программы, выполняющие, LVS (layout vs schematic) контроль ИМС, суть вещи различного уровня сложности? vm1, если у вас сохранился ECO-файл, сгенеренный в процессе перенумерации поз.обозначений, вы могли бы определенным образом откорректировав этот файл (сделав обратную перенумерацию), попытаться вернуть дизайн к первоначальному состоянию. Затем, сравнив ПП со схемой, вы сможете найти какие резисторы на схеме вам нужно развернуть на 180 град. Впрочем, если ваша ПП небольшая, возможны и менее трудоемкие варианты решения проблемы. Успехов.

На всех этапах проектирования стараться поддерживать соответствие схемы и ПП. Т.е делать forward / back annotation достатчно регулярно (по крайней мере перед тем, как хотите запустить перенумерацию поз. обозначений на ПП, обязательно убедитесь что ваша ПП строго схеме соответствует, иначе в дальнейшем концов будет не найти). Если же эти неприятности уже случились как вы правильно догадались нужно делать частичное ECO. В получившемся ECO-файле вы с помощью любого текстового редактора удаляете все ненужные на ваш взгляд комманды (либо добавляете свои). Вообще то технология редактирования ECO-файлов является черезвычайно мощным средством группового редактирования как ПП так и схемы.

Безусловно в основном всё определяется размером и типом шарика. Их общее количество (а по-сути общий вес ИМС) влияет незначительно (см. приложенный файл от Xilix) и в первом приближении может не учитываться. Размер шарика следует проверить обязательно потому что бывает и так что функционально взаимозаменяемые микросхемы в одном и том же типе корпуса но от разных производителей могут иметь несколько различный размер шара, что в определённых случаях приводит к некачественной припайке. Кроме того, даже если в дизайне вы всё сделали идеально, необходимо убедиться что компания, собирающая вашу ПП нанесёт нужное количество паяной пасты (это определяется заказанным вами шаблоном) и применит правильный тепловой профиль. Если все вышеперечисленные условия выполнены BGA - корпуса припаиваются очень качественно. BGA.pdf

Sergey, Когда вы говорите “паяльная маска” первым делом хочется думать что речь идёт о маске (шаблоне) для нанесения паяльной пасты (Paste Mask), хотя из контекста следует что вы имели ввиду защитную маску ПП в просторечии “зелёнку” (Solder mask). К настоящему времени написано огромное количество литературы по вопросу припайки BGA . Преимущества и недостатки методов SMD и NSMD вы можете посмотреть хотя бы в приложенных статьях. В основном на печатной плате КП задаются методом NSMD, в то время как на корпусе ИМС – методом SMD. Следует очень внимательно отнестись к вопросу выбора геометрии КП для BGA и не всегда безусловно следовать рекомендациям изготовителя ИМС (Так, например. рекомендации Xilinx отличаются от рекомедаций большинства фирм и cтандартов). При этом кроме шага BGA следует учитывать размер шарика и в определённой степени размер BGA. 2000NOV30_BD_AN.PDFan1231rev2a.pdf

To Maestro: Хочу добавить свои 2 копейки в поддержку сказанного GKI. Мы, к примеру, не посылаем производителю IPC356, а даём разрешение извлекать netlist из герберов. Мы поступали так даже для плат, содержавших более 60000 точек тестирования. Если в процессе проектирования ПП вы полностью понимаете что творите - проблем не будет. Кстати, о создании списка цепей для тестирования из PCAD вы можете посмотреть здесь: http://forum.electronix.ru/index.php?showt...=30entry32795

Мы заказываывем так: Flatness < 0.8% across board. Если заказываете в Росии - читайте ГОСТы.

Jul, посылаю вам обешанный перевод главы 7. От качества оригинального документа я не в восторге – можно было написать короче и понятней. К сожалению очень часто документация пишется людьми, далёкими от создания программ или их тестирования. Мне показалось что в данном случае технический писатель, создавший документ, так к примеру до конца и не понял назначение "Conditional rules”. Я постарался внести в документ минимальные исправления. Lesson_7.doc

Вообще то говоря всю интересуюшую вас информацию вы можете получить непосредственно от фирм-изготовителей. Мы пользовались услугами T S M C. Технология 0.18um Logic, General. Пластина 200мм. У них сушествует понятие “Cyber shuttle”. Это когда на одной пластине собираются заказы нескольких десятков клиентов. Для наиболее распостранённых технологий запуск Cyber shuttles производится ежемесячно. Одному клиенту выделяется область пластины 5мм * 5мм (но, насколько я помню, не более 4-х таких областей). При этом вы получаете не менее 40 чипов. Стоимость участия в Cyber shuttle - $30K (за 5x5мм). Вы, впрочем, можете получить 50% скидку (т.е. $15K), если будете участвовать в проводимой фирмой программе IP (Intellectual Property). При этом разумеется необходимо чтобы ваше изделие представляло интерес. Вы посылаете производителю топологию ASIC’a, DRC и LVS отчёты (это чтобы в дальнейшем с вашей стороны не было претензий) и список меток IP. Если предполагается flip-chip – накатка шариков обойдётся вам ещё $20K. Eщё $10K, если нужен слой redistribution. Корпусирование советую заказывать у специализированных фирм. Wire bonding для малых партий может обойтись до $10K (может быть и дешевле найдёте). Flip-chip обойдётся вам $15K-$20K (думаю для большинства фирм это MOV – min order value). Если вы будете заказывать партию чипов 10000 шт это обойдётся в районе $500K при этом примерно $200K – стоимость изготовления масок.

Можно переводить "Part" как элемент но только в смысле Электро Радио Элемент (ЭРЭ). Для элемента принципиальной схемы (т.е. его условного графического обозначения компонента - УГО) используется термин CAE decal. мои 2 копейки ...

To vvvvv, В данном контексте "Part" следует переводить как "компонент" а на "деталь".

Спорить тут особо не о чем. Совершенно понятно что чем ближе развязывающий конденсатор к обслуживаемым выводам микросхемы, тем короче петля протекающего через него тока и cоответственно меньше паразитная индуктивность на этом пути. Кстати, а всегда ли вы интересуетесь как разведены питание и земля внутри самой микросхемы для того чтобы подключить конденсатор к “правильным” выводам? Дело в том, что любой мало-мальски сложный дизайн - это поиск оптимального соотношения между выполнением различных зачастую взаимно противоречивых требований. Очень часто под BGA хочется поместить терминирующие резисторы, так чтобы длина stub’ов не превысила допустимую. Бывает что все необходимые конденсаторы просто не помещаются под микросхемой. Здесь важно чётко представлять значимость каждого из упомянутых требований. Так на мой взгляд требование “(не далее 1мм)” от вывода микросхемы имеет право на существование лишь в том случае если выполняется без ущерба для всего остального. А к примеру, предложения типа поместить переходные отверстия в контактные площадки конденсатора (via-in-pad) только для того чтобы немного уменьшить паразитную индуктивность представляются в большинстве случаев просто абсурдными (выйгрыш не более 0.1нГ в идеальном случае). Cовременные материнские платы, которые вы упоминали, не ординар с точки зрения сложности борьбы с помехами по питанию. Так некоторое время назад я выпустил дизайн содержащий более 7 тысяч развязывающих конденсаторов (10нФ и 100нФ в корпусах 0402 и 0603). Причём исходя из рекомендаций производителя микросхем нужно было поставить ещё больше развязывающих конденсаторов, но сделать это не было никакой физической возможности. Честно говоря расчёт PDS (системы распределения питания) по честному не производился – обошлись прикидками на основе предыдущих дизайнов. Как я понимаю это наиболее общая практика. Полный расчёт PDS мне пришлось делать лишь когда проектировал корпус нашего собственного ASIC’a работающего в диапазоне частот в несколько гигагертц.

Рекомендуют ставить и пять конденсаторов, отличающихся ёмкостями на порядок - всё зависит от конкретного приложения. Впрочем вполне возможно что для вашего случая массив из кондесаторов по 0,1 мкФ вполне подходит. Вы ведь не пишете какая у вас рабочая частота, паразиты конденсаторов, толщина и структура ПП (используется ли распределённая ёмкость ПП), паразиты переходных отверстий. Что касается “(не далее 1мм)” это уже слишком. Очень часто развязывающие конденсаторы ставят на противоположной стороне ПП от соответствующего чипа, и при этом длина переходного отверстия уже может составить от 1 до 6 мм. Хорошее практическое правило эффективного радиуса действия конденсатора - 1/40 длины волны. Так, к примеру, для конденсатора 0.001 мкФ X7R 0402 (L=1.6 нГ) эффективный радиус составляет 3.8 см (обычно их удаётся поставить гораздо ближе). А эффективный радиус для к примеру 4.7 мкФ составляет около 3-х метров.

В общем случае ответ "да". Лучше всего количество и номинал кондесаторов рассчитывать для вашего конкретного приложения, а не пользоваться рекомендациями изготовителя для общего случая. scba007a.pdf

Судя по вашему описанию четырёхслойка вас вполне устроит. Что касается трассы шириной 5-7мм то через неё можно пропускать весьма значительные токи (см. приложение). Кстати, помните что на внешних слоях толщина меди больше примерно на 1oz (за счёт plated copper). Рабочая частота у вас невысока, чтобы об этом беспокоиться. Впрочем и высокочастотные устройства можно развести и на двухслойке, если удасться согласовать волновые сопративления и отследить пути возвратных токов. Если сомнения ещё остались - присылайте картинки. Current_Charts.doc

Возможно вы найдёте что то полезное для себя в прилагаемом примере Drill_Info.zip

Jul, ваш “народный проект” чем то напомнил мне проект, организованный несколько лет назад Томом Хаушером. Тогда Том предложил всем своим знакомым и всем участникам официального форума Pads~Software поучавствовать в создании глобальной метрической библиотеки компонентов для Power~PCB. Проект озвучивался как некоммерческий, а созданная общими усилиями библиотека как общедоступная и бесплатная. Что получилось в результате:- Том фактически ушёл с форума и организовал свой на PCB~standards. Библиотека была создана и сейчас продаётся на PCB~Libraries … Я разумеется не провожу никакой аналогии с вашим начинанием, хотя думаю что в популяризации софта должны быть в первую очередь заинтересованы те, кто его продаёт в России. Впрочем, на мой взгляд, пользовательский интерфейс программы настолько интуитивно понятен, что в полном переводе нет необходимости – достаточно лишь перевести все термины. К примеру, у меня на полке стоит вся документация по Pads/Power~PCB (вплоть до версии софта 1.1 - последняя версия документации поставлявшаяся в печатном виде) и при этом я ни разу её не читал – не возникло такой необходимости. Впрочем, несмотря на всё сказанное выше, я мог бы поучавствовать в вашем начинании. К примеру, взять для перевода главу 7 (моя любимая цифра).

Поищите на FTP. Если не получится, укажите e-mail, могу послать ... (19МБ)

Если уж очень не нравиться - поместите их на отдельном листе схемы.

Почему то никто не вспомнил про библию High Speed дизайна (я имею ввиду пособие по чёрной магии Говарда Джонсона), впрочем 66MGz это ещё толком и не HS ... high_speed_contents.pdf