Добрый день.
В схеме используются два АЦП. К первому подключён кварц, на второй синхроимпульсы поступают с вывода MCLK OUT (3) первого АЦП. Во втором АЦП был запрещён выход MCLK OUT (бит CLKDIS = 1). При этом в случайные моменты времени происходили неправильное формирование кода во втором АЦП (код получался больше или меньше правильного значения примерно на 50-80 %). После того как во втором АЦП бит CLKDIS сбросил в 0, неправильные измерения прекратились.
Почему такое может быть?!
В даташите написано что, если используется внешний источник синхросигнала (не кварц), то выход CLKDIS можно запретить и остапить неподсоединённым для уменьшения токопотребления.
Условия измерений:
измеряются напряжения до 2-х вольт;
вывод MCLK OUT второго АЦП оставлен неподсоединённым;
пробовал с буфером и без, результат одинаковый;
подавал на вход эталонное напряжение 0,5 вольта;
униполярый режим.
