Перейти к содержанию
Поиск
    

Lehin_05

Свой
 Профиль  Обзор контента

  • Постов

    183

  • Зарегистрирован

  • Посещение

 Тип контента 

Сообщения, опубликованные Lehin_05

  1. Опубликовано · Пожаловаться

    On 4/9/2021 at 4:05 PM, uriy said:

    А вот про это можете рассказать? У нас даже это не знают как сделать. А сам я в 1С ничего не понимаю

    Не смогу, т.к. с меня только BOM в виде экселевской таблицы, а в 1С спеку заносят уже специально обученные люди. Просто как раз со слов этих людей, они просто импортируют таблицу, которую я им даю...

  3. Опубликовано · Пожаловаться

    У нас это решено следующим образом: у компонента есть параметр (пусть DataBaseCode), значение которого берется из 1С. Значение этого параметра присваивается в нашей БД для Альтиум (DbLib). Поэтому при выгрузке BOM спецификация в 1С создается простым импортом таблицы из Альтиум.

  6. Опубликовано · Пожаловаться

    При сборке проекта multiboard все дочерние платы передаются без учета вариантов исполнения (variants). Может кто-то уже разобрался, возможно ли использовать в multiboard проекте конкретные варианты исполнения дочерних плат?

  9. Опубликовано · Пожаловаться

    Калькулятор импеданса для Альтиум реализован на основе софта Simbeor. Можно погуглить по этому софту и станет понятно, что это весьма продвинутый софт. Еще один "+" в сторону Альтиум, что результаты почти идентичны расчетам в софте Polar, а этим же софтом пользуются, например, в Резоните, поэтому расчетные данные должны быть максимально близки к реальным на плате.

  10. Опубликовано · Пожаловаться

    1 minute ago, Skat-pro said:

    Главное чтобы инженер понимал как задать узкую часть проводника и широкую часть проводника ?

    Как бы приемственность должна быть между версиями. Если в 19 версии коэффициент положительный, то почему он в 20 стал отрицательным? Так то согласен, что это условность, но хотя бы можно было сделать акцент на этом, что "сейчас надо отрицательный". И если использовать именно профиль импеданса при положительном коэффициенте, то уже ерунда выходит. Это же элементарно делается "защита от дурака" - чтобы можно было вводить в это поле только отрицательное значение и все...

    А так сравнивал расчеты с поларовским калькулятором Cist25 (на Резоните именно Polar используют для проверки импеданса) - очень близкие результаты (в пределах допустимой погрешности) 

  11. Опубликовано · Пожаловаться

    26 minutes ago, Skat-pro said:

    И как бы вы предложили сделать ?

    так вот как раз это и ошибка на скриншоте! Обратите внимание на Etch (inv) фактор. Он отрицательный, а должен быть положительный. На совместном форуме Альтиум и Резонит озвучивали этот фактор подтрава 2.4 для внешних слоев, 1.5 для внутренних. Если поставить положительный коэффициент, то W2 > W1 :) А ширина по профилю используется именно W1

     

    И да, в 19 версии все правильно в этом плане, можно сравнить.

  13. Опубликовано · Пожаловаться

    в LSM версии 20.0.9 встроенный функционал расчета импедансов не юзабелен, т.к. перепутаны значения W1 и W2 и, соответственно,  при назначении профиля ширина проводника берется неправильная. А так из замечаний: не смог найти, как подгружать готовые заготовки стекапов. В 17 версии было удобно: сохранил наиболее часто используемые стекапы и подгружаешь их...

  14. Опубликовано · Пожаловаться

    13 minutes ago, Владимир said:

    Скомпилируйте и сохраните-- само пройдет

    я так понимаю, что это для версии 20.0.9 (т.к. в 19 версии такого не было) ? Тогда предложенный способ не помогает. Так же искал, как избавиться от этого, но способ пока не нашел.

  15. Опубликовано · Пожаловаться

    У кого как в схематике отображается сетка в виде точек? На скрине пример, как это у меня: сверху 20.0.8, снизу 19.1.8

    У версии 20.0.8 точки не четкие и с каким-то сдвигом. Просто глаза в кучу от такой сетки :( Можно как-то настроить или что-то сделать с этим? (лучше отдельно открыть скрин, так понятнее)

    GRID_19vs20.jpg

  16. Опубликовано · Пожаловаться

    16 hours ago, peshkoff said:

    https://www.rezonit.ru/urgent/ml/

    я туда залез только после этого разговора. с резонитом я не работаю

    Спасибо :) На разных страничках состав ограничений отличается. Для Резонита, действительно, есть ограничение со скриншота )(0.35 и 0.25). Посмотрел несколько плат, которые в Китае делали (HDI), у всех зазор заливки 0.2 мм до металлизированных переходных без падов на внутренних слоях. Поэтому надо уточнять у конкретной фабрики ограничения.

  17. Опубликовано · Пожаловаться

    Даже мысли не было кому-то что-то доказывать, просто передал слова технолога...

    А вот по табличке - очень интересно, т.к. сейчас в разделе техограничений на страничке Резонита нет ни слова про обведенное рамкой... Это какой-то старый скриншот или где можно найти данную таблицу?

  18. Опубликовано · Пожаловаться

    27 minutes ago, peshkoff said:

    он имеет ввиду автоматическое отключение пояска при генерации герберов, а не удаление пояска в каде и перезаливке полигона.

    Но и второй случай резонит осилит, только плата перескочит в следующий класс с соотв ценообразованием, сроками и т.п.

    Он вполне ясно выразился и говорил именно про техпроцесс изготовления таких отверстий. Т.е. именно для их завода не проблема сделать МПП с переходными, у которых нет неподключенных поясков на внутренних слоях и это не приводит к переводу платы в более высокий класс сложности.

    При использовании Tool - зазор прописывается в правилах. Например, для заливки при отступе 0.2 мм именно эти 0.2 мм и будет до металлизированного отверстия а не 0.2мм+поясок виа. По крайней мере AD19 сам перезаливает при отключении неиспользуемых падов до отступа 0.2 мм, а не оставляет заливку так, как будто этот поясок есть.

     

    А вот если сам завод удаляет в CAM350 не подключенный поясок, то да, заливка остается и просто увеличивается зазор до отверстия.

  19. Опубликовано · Пожаловаться

    Главный технолог Резонита, отвечая на вопрос, нужны ли для переходных пады на внутренних слоях если они не подключены, ответил примерно так: "это вопрос больше религии, мы спокойно делаем переходные отверстия без падов в таких случаях"

  20. Опубликовано · Пожаловаться

    Есть специальный инструмент: Tools - Remove Unused Pad Shapes... Удаляет все неиспользуемые пады как для Via, так и для Pads. Только потом, чтобы вернуть пад обратно, надо выделить такое Via/Pad и применить Restore unused - Selected only

  22. Опубликовано · Пожаловаться

    Quote

    - Длины для конкретного чипа выводятся через команду в Vivado: "partgen -v xc7z020clg484"

    Наш программист перепробовал много разных способов вывода из Вивадо инфы про package length и во всех случаях генерится именно задержка (что на самом деле более правильно), а не длина выводов

    Quote

    В Excel файле, после выгрузки, получаем значения в пс. Требуется высчитать время задержки сигнала, которое необходимом "накрутить" на плате.

    Это решение лежит "на поверхности". Пока так и сделано через перевод пс в мм используя значение 6.5 пс/мм. И данная инфа внесена на уровне паттерна простым действием "умная вставка" из Excel. Вопрос в другом: значение 6.5 пс/мм вряд ли соответствует действительности и получаем "относительные" длины внутри корпуса. Если бы Альтиум умел выравнивать трассы не в мм, а в пс, то вопросов бы вообще не было... Вряд ли тут требуется большая мощность вычислений. Стекап задан, Dk проставляется, скорость распространения сигнала в зависимости от материала можно запросить на фабриках. Типовых материалов не так и много, чтобы один раз сделать эту работу. А сейчас получается надо выровнять длину, потом симулировать и получать пс, а потом снова ровнять длину и т.д.

  23. Опубликовано · Пожаловаться

    Про Оркад и Экспедишн согласен, но речь именно про Альтиум (без вариантов). Про стек, слои, переходные и виа, сам материал платы и его свойства - все понятно. Вопрос больше по юзабельности этого самого Pin package length. Есть же проекты, например, тот же Zedboard, в которых эти длины внутри корпуса вообще не учтены и как-то платы работают :)

     

    Скажем так: стОит использовать хотя бы "относительную" длину или нет? Эта "относительная" длина делает примитивное выравнивание по длине всей трассы более точным или наоборот вредит?

  24. Опубликовано · Пожаловаться

    Подниму тему :) Сразу отмечу, что можно просимулировать время прохождения в том же Hyperlynx, но интересна именно метода и юзабельность в разрезе Altium Designer.

    Например, если взять Zynq XC7Z030SBG485, то из Vivado можно вывести список, где для каждого пина (кроме power разумеется) указывается Min Trace Delay (ps) и Max Trace Delay (ps). Для пинов DDR эта разница может составлять до 67 пс. Если брать DDR3-1600 от Micron, то рекомендуется разбег не более 10 пс. Пусть данный разбег взят с большим запасом и для 800 МГц разностью трасс внутри Zynq можно пренебречь, но сейчас речь немного о другом.

    Для Altium Designer можно учесть это время flight time, но только не в пс, а в мм/mil в виде параметра Pin package length. Допустим, все-таки необходимо учесть длину трасс внутри Zynq, как это сделать используя имеющиеся данные по задержкам? Для FR4 известно примерное время распространения сигнала - 6.5 пс/мм, а как вычислить длину внутри Zynq не зная скорости распространения?

    Можно, конечно, сделать очень оценочный расчет типа среднее между Max и Min Trace Delay поделить на 6.5 пс/мм и получить "относительную" длину трасс внутри Zynq, но насколько эти значения будут близки к реальности? 

  25. Опубликовано · Пожаловаться

    31 minutes ago, Uree said:

    То, что кто-то сделал такую работу, не означает, что она нужная. До тех пор пока резисторы не начнут принимать и передавать данные, выравнивать к ним сигналы нет смысла.

    Да мне просто даже интересно стало, человек зачем-то сделал данную работу. А вдруг были аргументы. Но скорее всего это связано с ограничениями среды разработки (для выравнивания длины учитывается полная "физическая" длина трассы, включающая участок до терминатора).

    Quote

    Что тут посоветовать, .. повторите основы для резисторов терминации. Не забудьте, если у вас DDR3 и высокие скорости, обеспечить правильное волновое в стеке.

    Повторение никогда не помешает :) В данном случае было интересно, вдруг что-то изменилось в стандартах и теперь надо делать так.

     

    Спасибо за отклик :)

×
×
  • Создать...