Перейти к содержанию
    

v_mirgorodsky

Свой
  • Постов

    341
  • Зарегистрирован

  • Посещение

Весь контент v_mirgorodsky


  1. Ага, поползал я по конфе про печатные платы, нашел всего пару нитей о памяти и подключении ее к высокоскоростным интерфейсам, однако ответов на волнующие меня вопросы там нет :( Или может быть я не там искал :-\ Если не сложно, подскажите, где на форуме обсуждают целостность сигналов, вопросы правильной терминации и т.п. Просто моего образования мне не хватает, понять "Черную магию" пока тоже не могу - вопросов возникает больше, чем находится ответов ;) Результаты работы HyperLynx тоже плохо совпадают с реальной жизнью - он говорит что нужен series termination резистор номинала 80 Омм, а производитель говорит что поставьте 34 и будет вам хорошо, в то же время 34 Ома дают картинку мало чем отличающуюся от несогласованной линии. Да и двунаправленные драйвера там моделлировать тоже не получается.
  2. Правильно ли я понял, что виртекс заберет прошивку по JTAG, даже если активный режим конфигурации установлен в Passive Serial? Если да, то какой смысл был вводить отдельную комбинацию M-конфигураторов под JTAG? Что ето меняет в парадигме конфигурирования чипа, какие дает преимущества или имеет недостатки?
  3. Доброго времени суток! Есть следующие вопросы по конфигурированию ПЛИС Virtex2 Pro в режиме Passive Serial. В теории надо конфигурировать в будущем Virtex4 и ожидается, что схемы конфигурации и нюансы конфигурации обоих чипов будут схожими. - нужно ли подтягивать к неактивным уровням конфигурационные сигналы неиспользуемые в данном режиме конфигурации. Пример: чип хочется конфигурировать по Passive Serial внешним MCU - просто и мало ножек теряется, надо ли в этом режиме куда нибудь подтягивать ножки CS_B, RDWR_B и им подобные? Судя по даташиту можно оставить вообще не подключенными, однако по опыту разработки на Альтеровских чипах такое решение может оказаться опрометчивым. - есть такой пин HSWAP_EN - говорит, что активизирует слабые pull-up-ы на IO чипа. Знает ли кто, насколько слабые (1K, 2K?), надо ли переводить данный сигнал в неактивное состояние после конфигурации? А если оставить его активным, будет ли он интерферировать с IO во время работы? Если они активны, то в какой момент они подключаются к пинам? Что будет, если в процессе работы дернуть снова PROG_B с целью перелить ему новую прошивку - активизируются ли pull-up-ы при повторной конфигурации? - если выбран режим Passive Serial - означает ли это, что чип не захочет конфигурироваться по JTAG вообще? По опыту с Альтерой - ей было все равно что установлено на входах типа конфигурации - если дернуть JTAG, то она заливала конфигурацию по JTAG. Это было очень удобно при отладке. - слышал, что в режиме конфигурации ПЛИС может потреблять очень большие токи по шинам питания, тогда как сразу после конфигурации аппетит сразу падает. По слухам, разница может достигать порядка :( Типа VCCAUX в режиме конфигурации - 1.5А, сразу после 150-200мА. Есть ли в этом доля правды, и если есть, то как с этим бороться? Дюже вже жаба давит ставить на плату полутораамперный преобразователь, который будет работать в режиме несколько десятых долей секунды а потом на треть своей мощности в лучшем случае. - если основной режим Passive Serial, то можно ли общаться с чипом по JTAG уже в процессе работы? - можно ли не опрашивать INIT_B, а подождать некий сравнительно длинный интервал времени перед началом конфигурации чипа? Судя по даташиту, 50-100 милмсекунд ему должно хватить на всякий Housekeeping, а дальше он по идее будет готов слушать конфигурацию. Просто жалко тратить еще один пин MCU :) Будет ли такая схема работоспособна если попытаться перешить чип в процессе работы? Хочу чказать, что даташиты обоих виртексов я просмотрел/прочитал каждый по нескольку раз, смотрел связанные с ними XAPP-ы, но ответов на все вопросы не нашел. С уважением, Владимир Миргородский
  4. Доброго времени суток! Есть еще вопрос такого плана. У Xilinx есть описание референс дизайна с SDR SDRAM на XCV300. Там они предлагают использовать два корпуса SDR SDRAM, поставить их не далее, чем два инча от корпуса микросхемы. После этого заявляют о том, что при таких растояниях терминировать линию клоков нет необходимости. Линию клоков разводят буквой Т. Шину адресов делают общей на оба девайса, данные заходят на каждую микросхему отдельно. А теперь главный ВОПРОС: зачем они терминируют шины адреса и данных резисторами по 33Ома, если перед этим говорили, что клоки терминировать не надо? Данный казус обнаружен в XAPP134.pdf на www.xilinx.com. Просто на данный день возникла задача подключить к FPGA 32MB SDR SDRAM памяти. Были предприняты попытки поиска всей доступной информации по предмету, однако все найденное было сильно противоречиво друг другу. В нескольких пунктах все сходятся: - терминировать надо и лучшая схема терминации - series termination, но тогда не понятно как терминировать двунаправленную шину данных? - разводиться лучше по внешнему слою, а под шину подкладывать слой земли полигоном или питание. Ну с этим более менее понятно - если проложить полигон, то уменьшается импеданс дорожки, но для того, чтобы довести его до приемлемого уровня в 50-100 омм, дорожку надо сделать просто безобразно толстой - более 12-15 милл, а где взять столько места :( - трассы управления надо ложить подальше от шинн данных м адресов, но опять же - где найти столько места :(( Пытался поиграться с этими вещами в HyperLynx, однако не нашел как сделать двунаправленный драйвер для шины данных. Такая вот не очень веселая история получается. А может кто-то знает где можно почерпнуть необходимые знания по вопросам высокочастотных линий и способам их терминирования? В институте глубоко в эту сторону мы не копали и полученных знаний просто не хватает. С уважением, Владимир Миргородский
×
×
  • Создать...