anatolich

Но при этом никакой иерархичности не будет?

Как в OrCad Capture можно нарисовать схему электрических соединений для нескольких плат и разъемов в корпусе? В p-cad это так разъем на плате Х7 соответствует разъему Х10 на кабеле.

Подскажите пожалуйста выключатель на 220в в корпус металлический Все что гуглится - на защелках 8-( типа R525-BBOT Пусть даже без подсветки но хотелось бы на болтики посадить

Да спасибо, что-то похожее. Но не так как dc/dc полностью в металле. Почитаю

Посоветуйте пожалуйста AC/DC с 220В 50Гц на 3-28В очень надежные в металлическом исполнении для монтажа на плате. Средней мощности 10-40Вт

А у меня амплитудная модуляция, но в математике конечно I Q. Все стремятся побыстрее и повыше стремить так сказать полет, а для мидл частот надо поискать. Вот нашел Ярославскую контору http://imt-yar.ru/products/category/571532 Но что-то не спешат они с ответом. Трансформатор пока выпаивать не буду, пока платы нет 8-) да и для ресёча на первом этапе не актуально, так вот подумал. Зарегистрировался в 4dsp скачал user_guide и уже с понедельника от них спам сыпится с предложениями. FMC144 совместима с ML605, только примера нет Спасибо за развернутый ответ

Очень полезная тема 8-) Сейчас подбираю ЦАП АЦП для ML605. Проблема в том, что нужно 4 канала ЦАП и желательно и 4-ре канала АЦП. У 4DSP есть FMC144. Но у нее на выходе полоса от 3МГц, а мне нужно от 1МГц. Что это такое. И в даташите есть ревизии с нужной полосой, но как купить нужную ревизию? А можно ли воткнуть например FMC104 FMC204? Позволяет ли формфактор ML605 втыкать две платы? А они кстати LPC а другая HPC. Еще у FMC144 референсный десигн только для 7-ой серии отладок. Возможно ли будет его поднять в ML605?

Получается в ncsim и modelsim - разные модели поведения код такой clock <= not clock after 5 ns; enable_in <= '0', '1' after 105 ns, '0' after 115 ns;

Вот такой простой код process(clock) begin if clock = '1' and clock'event then enable_mem <= enable_in; end if; end process; Пробую поведенческое моделирование В ncsim если enable_in появляется синхронно с клоком то на этом же клоке меняется enable_mem. А в Modelsim если enable_in появляется синхронно с клоком то enable_mem меняется на следующем клоке. В железе работает по ncsim-у Подскажите, пожалуйста, что можно сделать?

Уважаемые коллеги, подскажите... Поставил Квартус 12 с sp2 и накотил 12.0_178_acds_devices Почему-то нет в списке Automotive grade а только commercial и industrial. Что можно поделать? Или выбирать С и не париться?

Помогите пожалуйста, В Альтиуме выбираю девайс FPGA Сyclone 3 EP3C25E144C7 но он упорно ставит EP3C25E144А7 А в Квартусе наоборот нет EP3C25E144А7 В итоге Алтиум ругается что в Квартусе нет нужного девайса Как быть? Извините 8-( В констрейн файле стоял EP3C25E144А7 Забыл Лопух

Уважаемые коллеги, для платы 530 с Стратиксом 4 делал flash файл для прошивки с помощью Nios Command Shell как описано в ug_sivgx_fpga_dev_kit под WinXP. Переставили мне ХР на Win7 64 и все перестало работать... Пишет bash-3.1$ sof2flash --input=D:/Projects/oblako/top_oblako.sof --output=D:/Proje cts/oblako/top_oblako.flash --offset=0x00C20000 --pfl --optionbit=0x00018000 -- programmingmode=PS java.lang.Exception: Failed converting cof to pof at com.altera.sof2flash.PFLFlashGenerator.generatePofFromCof(PFLFlashGen erator.java:180) at com.altera.sof2flash.PFLFlashGenerator.pflgen(PFLFlashGenerator.java: 35) at com.altera.sof2flash.Sof2flash.<init>(Sof2flash.java:122) at com.altera.sof2flash.Sof2flash.main(Sof2flash.java:77) 26.09.2014 17:21:08 - (SEVERE) sof2flash: Error creating intermediate files, exi ting Подскажите, кто знает, как это полечить? Что с Явой этой делать?

Но если я буду на счетчиках делать нужный клок, не означает ли это переход с клоковой линии на логическую? То есть, не получится ли то же что и в первом посте?

Спасибо, подставил системный клок от PLL все заработало. К сожалению у PLL Spartana 6-ro только 6-ть выходов. А мне для ASI нужно 8-ми битовый клок и 10-ти битовый. Не хотелось 2-е PLL ки использовать 8О(

Подскажите пожалуйста как симулить двухпортовую BRAM из BlockMemoryGenarator 7.2 Xilinx в Modelsim. Поведенческое моделирование проходит нормально. В визарте компонента поставил птички игнорировать коллиззии. Для post-route симуляции вроде все начинается нормально - пишется, читается с разных портов. Потом симуляция останавливается (подвисает на 5us) пишется предупреждение: Setup/Hold Violation on ADDRA(1) with respect to CLKA when memory has been enabled. The memory contents at ADDRA(1) of the RAM can be corrupted. This corruption is not modeled in this simulation model. Please take the necessary steps to recover from this data corruption in hardware. Error: (vsim-3601) Iteration limit reached at time 5572700 ps. В настройках симуляции увеличил: Simulate - RunTimeOption - Iteration limit не помогло! Может это быть связано с тем, что счетчик адреса: ADR_CNT: process (txen, state_R) begin if (state_R = "001") then if txen'event and txen = '0' then -- falling clock edge adracntr <= adracntr + 1; end if; else adracntr <= "0000000000000000"; end if; end process ADR_CNT; клокается не от системного клока а от логики?