Rex

Проапдейтил проект из, предположительно, EE 2005 (хотя возможно WG2002) в EE2007.8 Все прошло гладко. Минимальные зазоры в CES - 0.1 мм, DRC показывает все ОК. Однако при проверке в CAMe возникает куча нарушений зазора. Также не могу редактировать плэйны. В properties пишет Read-only. Можно ли сделать проект полностью юзабельным для EE 2007.8 ?

Проапгрейдил проект из 2005-го EE в 2007.8 Никаких ошибок не выдал, кроме "An error occurred " updating Material / Proccess database from central library". Даже CES импортнулся без проблем. Плата 6-тислойная, внутренние слои - плэйны - не активны, отображаются серым цветом. Как их включить? Припоминаю, что в EE2005 вроде можно было делать слои неактивными для Editor Control.

fill Какова официальная позиция Mentor Graphics? Признают ли они наличие проблем с герберами и собираются ли что-нибудь предпринимать? Можете ли Вы что-нибудь посоветовать в сложившейся ситуации?

Это прямая рекомендация от ксайлинкса по MGT, т.н. "специальные виа для диф.пар". Раз уж приходится их пользовать в MGT-интерфейсе, то я решил и под BGA их заюзать, тогда можно выдержать зазоры 0.15 мм Но Вашу мысль держаться технологии 0.125 мм считаю более разумной, благодарю за советы и предложения.

bigor Когда я рассчитывал такую же структуру, у меня также получалось в районе 2.2 мм Соблюдение 4-го класса не строгое, т.к. диф.пары все равно шириной 100 мкм идут, но хотелось иметь запас хотя бы в 0.1 мм по общей толщине платы Поэтому и решил "химичить" с внутренней фольгой. Однако я для расчета использовал структуру с ядрами 0.2 мм... Вы же в середине использовали ядро 0.1 мм Мысль была, но я с такими тонкими ни разу не сталкивался и предполагал, что фольгу наверно попроще будет. Вы утверждаете, что вместо фольги лучше использовать ядро 0.1 мм? Многие ли производства поддерживают такую технологию? Если это действительно так, то проблема решена: даже с препрегом в 180 мкм получится ~2.1 мм Почему же? Шаг 0.1 мм, пад - 0.45, виа - 0.3/0.55 и мин.зазор выходит в 0.15 мм

Мне не удалось составить стэкап из ядер для 12 слоев, требование по толщине 2 +\- 0.2 мм, волновое к внутренним сигнальным (SS1..SS4) - 50 Ом, каждый внутренний сигнальный должен быть экранирован, при этом выдержать в целом 4-ый класс. На рисунке темным зеленым обозначены слои препрега, светлым - ядра.

bigor Да. Фактически вопрос сводится к допустимо ли использовать фольгу во внутренних слоях Везде для МПП приводятся лишь примеры склееных препрегом ядер и накатанной фольги в качестве внешних слоев, и ни слова про альтернативные варианты. Намного ли это сложнее технологически? Выдерживается ли привычный допуск толщин препрегов?

.. core prepreg foil prepreg core .. Допустима ли такой фрагмент структуры МПП? Вопрос не про симметричность или нечетность слоев, а про сам факт наличия фольги между двумя ядрами.

Да. Но на самом деле они просто боятся, абы чего не навелось. Тут я согласен с аргументацией VladimirB, но если есть рекомендации производителя и есть возможность, то сложно убедить окружающих, что трассировкой по внутренним слоям можно пренебречь. Излучения быть не должно, потому как диф.пара, помех от наводок быть не должно по той же причине, согласование сигнала только выиграет от отсутствия 4-х пар ПО. Тем не менее, плата будет юзаться в большом комплекте другой аппаратурой в космосе, а это по дефолту стремно. Так что замечание dysan не стоит сбрасывать со счетов, хотя для сильного магнитного поля защитный слой как картонка. Таки да, но со временем привыкаешь :)

Нужно оставлять, т.к. это улучшает самопозиционирование элемента при монтаже.

Полигон-сетка хуже пригоден для обеспечения волнового сопротивления, что важно для высокоскоростных сигналов. Между прочим, нельзя сводить сетку лишь к технологическим аспектам. Возможны ситуации, когда нужно не разрывая полигона земли пустить обратный ток сигнала в обход определенного участка платы. Сетка обладает бОльшими сопротивлением и индуктивностью, так что обратка потечет по границе сплошного и сетчатого участков полигона.

Действительно так, недавно плата сдана в производство. Благодарю всех за ответы, помогло сориентироваться. Таки я решил пренебречь скачками волнового в местах разрывов, уповая на то, что разрывы по своему воздействию будут сравнимы с эффектом пары ПО, а " довольно мощные импульсные токи по краям полигона" направлены перпендикулярно. Предложение пустить по ТОПу не прошло, электрики категорически забраковали. Как станем подымать - обязательно отпишу по результатам.

Впервые слышу. Впрочем, в любом случае дифпары проходят далеко от краев полигона. Однозначно нет. Толщина наружного слоя меди не гарантирована. Для таких скоростей это видимо смертельно.

Скорость - ~3 Гбит/с Провести сигналы по другому нет возможности, поставить заплатки получается только для некоторых из 16 дифпар. Рассматриваемый фрагмент стэкапа: GND Dielectric 180 u Signal Dielectric 200 u POWER Получается что непрерывный опорный немного ближе к сигнальному. Если я ничего не упускаю, то единственная причина помещения дифпары между двух силовых слоев - это экранирование, так что небольшой разрыв не должен оказать заметного влияния. Что касается волнового сопротивления, то по идее небольшой разрыв полигона для полосковой структуры ведет к незначительному отклонению. Но если посмотреть, то любые ПО ведут к тому же самому. Или ситуация, когда дифпара "выныривает" в слой ТОП, чтобы зайти на согласующие резисторы и снова уходит под полигоны. Тут фактически тот же самый разрыв, только гораздо больший, в несколько миллиметров длиной.

В спецификации к Virtex-5 указано, что дифпары MGT должны быть проложены между двумя слоями земли (..Ground planes should be used as reference planes for signals, as opposed to noisier power planes..) Однако в целях существенного уменьшения стэкапа есть мысль применить структуру GND - signal MGT - Power, причем в слое Power на пути следования дифпары есть разрыв шириной 0.5мм Допустимо ли: 1) для обеспечения волнового сопротивления в качестве одного из опорных использовать слой Power, а не Ground ? 2) иметь один разрыв в опорном полигоне при условии, что есть второй непрерывный опорный полигон ? Цена вопроса - 4 слоя.

kstk Сейчас трассирую примерно такую же плату как и у вас (2 BGA 1136 pitch 1 mm, 2 DDR3, MTG), используемая структура - в прикрепленном файле. Волновое - 50 Ом при ширине в 0.15мм Вполне достаточно 4-го класса (за исключением дифф.пар), ПО 0.3/0.55 мм Толщины 200 микрон - это core, 180 микрон - prepreg. При желании пару плэйновских слоев можно срезать.

Есть ли в Expedition функция, аналогичная Reconnect Nets в PCADе? Т.е. присвоить сегменту трассы другую цепь?

Однозначно в обход. Диф.пара на то и нужна, чтобы передавать важный сигнал по всей плате, не опасаясь наводок.

kstk По мне так это неудачный стэкап. На 11 слоев только 4 сигнальных. Структура GND-PWR-GND мне видится не экономной.

Expedition 2007.8 Во время работы c Plane Class Parametres проект завис. При открытии загружает 86% и все на этом. При запуске в окне сообщений пишет Info: the previous command is still active и часть опций (меню, например) доступна, кроме команд. Может кто сталкивался и знает решение?

Можно ли в Expedition 2007.8 менять подключение цепей к произвольным падам? Проект состоит только из pcb, схемы нету.

Можно ли транслировать pcb из Expedition 2007.8 в PCAD ? Как я понимаю, в версии 2005 можно было использовать транслятор Expedition-PADS, а затем в PCAD. Есть ли подобный транслятор для 2007 ? Пробовал использовать CamCAD 4.8 - не нашел ни одного формата, который бы скушал PADS или сам PCAD.

fill Благодарю, но в xilinx футпринтах нужды нет, это просто для тренировки. Стоит задача перевода в ментор большого числа проектов и заточенных под них библиотек. Поэтому хочу понять причину появления пустых компонентов _Primary. К тому же, при трансляции из pads в expedition выскакивает только 6 ошибок, хотя по логике должно быть 8. Я так понимаю, пустые компоненты можно удалить в Padsи уже потом конвертить в expedition. Или есть другой способ?

При трансляции пикадовской библиотеки на этапе образования .hkp файлов возникает ошибка: The package cell 'BGA256C100P16X16_1700X1700_PRIMARY' does not contain pin definitions. Correct the cell either in PADS Layout design or in Cell.hkp file. При втягивании HKP через Library Service пишет, Processing cell 'BGA256_PRIMARY' PACKAGE_CELL : The cell 'BGA256_PRIMARY' does not contain any pins. хотя сами падстэки втягиваются без проблем. И так для 6 из 8 элементов. Проверил патерн и сравнил с теми, которые проходят трансляцию без ошибок. Менял синтаксис на упрощенный - не помогает. Во всех проблемных патернах пады доступны для редактирования только в режиме Modify (complex). Пады корректных патернов доступны как и Modify (complex) и Modify (simple). Создал новый пад в simple - все равно не помогает. В чем может быть проблема? Xilinx.rar

В свое время сам переходил с PCAD как на Allegro, так и Mentor (DC/Exp). И скажу, что при изучении Mentor было где-то непонятно, где-то сложно, но в целом разумно и интересно, чувствовалась некая преемственность от PCAD. Работа ускорилась, для сложных задач появились легкие решения, а "сверхразум" за счет некоторого ограничения ручек дал надежность. Доводка руками иногда - палка о двух концах, никогда не забуду как привезли плату без двух нэтов, которые случайно удалились на последней итерации. Я доволен, все схемотехники тоже. Попытка перехода на Allegro закончилась провалом. Коллектив на всех уровнях забраковал это дело. Возможности там есть, но работать с таким интерфейсом без непрерывного стресса не представляю возможным. Для тех ,кто работал в Оркаде - может быть. Но пикадчикам просто противопоказано.