выходное значение учитывает предысторию из трех последовательных входных.
Если отвечать в лоб на Ваш вопрос, то они могут быть как подряд (1,2 и 2,3), так и через один(1,3) :)
Привожу свой код МЖФ на Verilog'e
wire ena;
reg [2:0] dd;
always @ (posedge rst or clk)
if (rst)
dd[2:0] <= #T 3'b111;
else if (ena)
dd[2:0] <= #T {dd[1:0], in};
reg out;
always @ (posedge rst or clk)
if (i_rst)
out <= #T 1'b1;
else if (ena)
out <= #T (dd[0]&dd[1])|(dd[0]&dd[2])|(dd[1]&dd[2]);
Все понятно, непонятно зачем ena сигнал.
Пусть всегда щелкает.
