Перейти к содержанию
Поиск
    

RobFPGA

Свой
 Профиль  Обзор контента

  • Постов

    3 315

  • Зарегистрирован

  • Посещение

  • Победитель дней

    8

 Тип контента 

Сообщения, опубликованные RobFPGA

  1. Опубликовано · Пожаловаться

    1 hour ago, _4afc_ said:

    Хотелось, чтоб в алгоритме были:

    • сумматоры/счётчики - которые можно на 100МГц развести на логике, а на 400 на DSP;
    • жирный FSM/case - который можно на 10 слоёв логики положить, а можно на BRAM.

    Еще  раз - зачем?  Для оценки  скорости разводки на разных PC глубоко фиолетово что у вас в FPGA и на какой частоте оно работает  важна лишь сложность достижения результата оптимизации при P&R. 
    Уверяю вас  если ваш проект собирается от ~1 часа и выше то любые изменения в архитектуре PC будут статистически достоверно заметны на времени сборки. 
     

    1 hour ago, _4afc_ said:

    Т.е. задача ускорения синтеза и P&R может быть решена несколькими способами, например:

    1. архитектура ПК (частота, кол-во ядер, скорость памяти и диска, ОС);
    2. архитектура проекта (логика/HARD_IP);
    3. среда разработки (другой или внешний синтезатор/P&R).

    Когда первый пункт себя исчерпает - хочется иметь возможность продолжить движение по ускорению разработке на ПЛИС.

     У меня задачи ускорения по приоритету в другом порядке 
      1.  Архитектура проекта 
      2. Констрейны таймингов
      3. Констрейны размещения
      ...
      10. архитектура ПК
     Среду разработки  чаще всего выбирать нет возможности. А для P&R  так уж точно.  
    При этом кратность ускорения первыми тремя пунктами  в разы (а иногда и в десятки раз) выше чем кратность от пункта 10.  

  2. Опубликовано · Пожаловаться

    52 minutes ago, dxp said:

    ЗЦель -- иметь сравнительную проверку РС железа, поэтому ...

    Отлично - цель  оценка скорости работы железа  PC  ... 

    52 minutes ago, dxp said:

    BRAM, DSP, PCIe, etc -- это ещё одна "координата": эти аппаратные блоки имеют жёсткое расположение внутри FPGA, что даёт новые вводные для инструментария.

    Упс  ...  А тут уже появляется требования к оценке работы инструментария (тулзов) для работой  с различными примитивами FPGA. Каким боком наличие или отсутствие hard блоков могут влиять на особенности рабочего PC?  
    Неужели при наличие hard PCie  сборка  полностью забитого Artix-7 на более медленной машине будет идти быстрее чем без оного на более быстрой? 
    Привязка к BRAM, PCIe MGT ...  равно как констрейны размещения лишь упрощают  работу тулзов P&R. Но мы ведь не оцениваем их эффективность этого упрощения,  мы оцениваем скорость работы железа PC, и наиболее интересен IMHO самый тяжелый случай для этого железа.  
    Хотя  опять же - при желании можно набросать в проект любого hard IP "мусора".  Нам ведь не нужен рабочий проект, нужно лишь чтобы этот "мусор" не был оптимизирован при синтезе.  Но IMHO это лишь трата времени 

    52 minutes ago, dxp said:

    Если хочется иметь тест, который можно собрать на любом тулчейне (Vivado, Quartus, PDS, Gowin и т.д.), то это должен быть совсем другой проект, и показывать он будет тоже нечто другое -- скорее производительность тулчейна, а не эффективность РС железа.

    Я не предлагал сравнивать скорость сборки для разных типов FPGА, я лишь  указал что универсальный тест которым можно оценивать скорость сборки разных PC для разных типов FPGA (в разных тулза соответсвенно) не должен иметь специфические hard IP.  
     

    52 minutes ago, dxp said:

    P ядра -- это блоки, которые могут собираться параллельно, это даёт преимущество многоядерным процам, это хороший тест на эффективность работы с памятью и кэшами в одновременном многоядерном нагруженном доступе

    Так кто мешает - оформляете элементарный блок расчета хеша как IP и или модуль ooc, а дальше  дело за generate for  ...

    Хотя  по моему опыту и IMHO  достоверность оценки  "эффективности работы с памяти и кэшами" для тако типа тестов  никакая,  это все равно что измерять удава не в попугаях,  а в слонах  ...

  3. Опубликовано · Пожаловаться

    1 hour ago, _4afc_ said:

    что тут имплементировать (2000reg)? DSP и BSRAM не использует...

    Ну так цепочкой десяток-другой таких  блоков пока в FPGA влазит (и  будет хватать терпения ждать окончания  P&R) ...
    Самое то для получения числа "попугаев".  
    Ну и зачем вам в тестах на скорость сборки  DSP и BRAM?   Основная нагрузка и время P&R это именно P&R логики.
    И желательно логики с большим количеством беспорядочных связей.  Так что вcякие хеши и крипта самое.  

    А различные hard IP, DSP, PCie, ... будут только ограничивать применимость данного теста для разных типов FPGA.  
    При сильном желании  можно и BRAM задействовать  включив опцию синтеза  использовать BRAM для маппинга логики.  
    Забив тот же Artix-7 хешами под завязку и  поджав констрейном частоту повыше гарантирую "увлекательное" коротание вечеров в ожидании окончания P&R  ... 

  4. Опубликовано · Пожаловаться

    1 hour ago, _4afc_ said:

    Хорошо бы простой пример без IP и с одним клоком. Потому как качать и ставить 100ГБ Quartus или Vivado не каждый для тестов захочет...

    Берете  проект для "обогревателя" расчета хешей для крипты и вот вам готовый тест ... 

  5. Опубликовано · Пожаловаться

    19 minutes ago, artemkad said:

    Автомобильные доплеровские датчики о том не знают - видать они не грамотные...

    А вы грамотный?  Тогда сможете посчитать по формуле радиолокации на каком расстоянии этот неграмотный датчик, видящий человека на расстоянии до 5 метров,  сможет увидеть  коптер с эпр явно меньше чем эпр человека ...

  6. Опубликовано · Пожаловаться

    5 hours ago, Plain said:

    Вот и ответ, потому что БП и теплообмен там жабоудушенные — мой друг упорный любитель NAS, в среднем раз в пару лет меняет в нём все диски.

    Так SSD в еще худших условиях у меня трудятся,  средняя температура внутри бука ~40С  а сами SSD и до 60 нагреваются, и хоть бы хны ... 
    А эти "... проверенные годами HDD" неженки ... то холодно им, то жарко,  то слишком сильно по столу стучишь ...  

  7. Опубликовано · Пожаловаться

    52 minutes ago, jcxz said:

    Значит повезло. У меня один SSD уже сдох. Даже близко TBW не исчерпав. На рабочей машине. Хорошо я не держал рабочие данные на нём. Только на HDD.

    Тогда  я очень везучий  - SATA: 2 x 256 GB,  1 x 1TB,  NVME: 2 x 512GB,  3 x 1TB, 2 x 2TB,  2 x 4TB 
    Все Samsung за исключением SK hynix 512-ок.  SATA-шным уже 8-10 лет,   NVME-шным ~3-5 лет (кроме 4TB, эти еще свеженькие) 
    А НDD жили и умерли во внешней файлопомойке, и умерли как раз  быстрой смертью ...  

    Ну а для сохранности данных  есть простое решение  - грамотный, многоуровневый backup.    

  8. Опубликовано · Пожаловаться

    1 hour ago, Мур said:

    Подозреваю , что обсуждаемый вариант всерьёз не воспринят и имеет ранг не более чем геймерская станция для убийства времени сыкопехотой....

    Так и есть.
    Повторюсь, IMHO брать для проф. работы в Vv, Qu ...  стационарный "ноутбук" зря потраченные деньги и время ...  

  9. Опубликовано · Пожаловаться

    32 minutes ago, faa said:

    TBW для SSD никто не отменял.

    Шел второй десяток лет массового применения SSD,  а страшилки все те же ... 
    У меня все компы этот десяток лет работают только на SSD, и работают как раз с Vv и Qu и другой "тяжелой техникой". 
    И ни один из SSD еще  не умер.  В отличии от обычных HDD которых, за аналогичный период, отправилось к праотцам магнитной записи аж 3 штуки ...   

    И я не отключал своп,  не  переносил user на HDD или в RAM, ... и не делал кучу другой херни которую активно советуют "... для сохранения срока службы SSD ..."

    • Upvote 1

  10. Опубликовано · Пожаловаться

    1 hour ago, thermit said:

    Да все просто. Косинус, синус - без разницы.

    Нет не без разницы   -  все же  есть причина почему принято писать Acos(ωt + Ф)  
    Как выше  уже писали она лежит в представлении комплексного числа. 
    А обычный гармонический сигнал есть частный случай комплексного с 0-вой мнимой частью ... 

  11. Опубликовано · Пожаловаться

    44 minutes ago, Xenia said:

    Насколько они будут коротки? Успеет ли счетный вход таймера их посчитать?

    1.   Длительностью с задержку переключения триггера 
    1а. Вполне успеет так как эта задержка обычно и определяет быстродействие логики. Но лучше все же увеличить эту длительность   так как разброс дискретных эл. может быть велик.   
    2.  RC это самый простой и вполне надежный способ.
    Но вашем случае можно растянуть длительность до половины периода тактовой на С входе, и для этого можно просто сделать на логике  R = С OR ~Q; (Ну или эквивалентно на имеющихся лог элементах).  Тогда длительность будет равна длительности положительного полупериода клока.   

     

  12. Опубликовано · Пожаловаться

    2 minutes ago, Xenia said:

    Вопрос: получу ли я таким способом иглообразные импульсы на выходе Q после каждой положительной фазы меандра?

    Да,  в таком случае получите короткие импульсы если в момент фронта клока на D будет 1-ца.   
    Длительность  таких импульсов можно регулировать доп. задержкой от ~Q до ~R .

  13. Опубликовано · Пожаловаться

    1 hour ago, gibson1980 said:

    Не нравятся ноуты в принципе. Да и найди ноут с такими параметрами за 63к.

    Я не против ноута,  сам давно работаю в основном на буке, сейчас  вот у меня бук процом i9-9980HK.   
    Но зачем покупать для работы с FPGA стационар на  ноутбучном проце? ...  

  15. Опубликовано · Пожаловаться

    4 hours ago, _4afc_ said:

    А вот многозадачная ОС работающая через MMU?

    Ну так легко!  Мапинг виртуал -> физ.  адрес делается ОС и при желании можно разносить например  вирт. блоки память для разных ядер на разные физ. банки DDR. Но кажется мне что так особо не заморачиваются.  Выигрыш от множества открытых банков  в многоядерное/многопоточной системе будет получаться автоматически просто при правильном маппинге линейного физ. адреса на bank_grp|bank|row|col адрес DDR оптимально соответствующий усредненным паттернам доступа к памяти в таких системах.  

  16. Опубликовано · Пожаловаться

    5 minutes ago, _4afc_ said:

    DDR5@7800#CL36 возможно будет интересна, когда станет 1.1v и command rate 1T

    DDR5 уже интересна  даже при сравнимых с DDR4 частотах.  За счет большего числа открытых банков, малому времени смены банков в разных группах,  независимого рефреша в разных банках, большему бурсту,  и двуканальной организации шины.  Да и on-die ecc тоже плюс с учтём увеличения объема чипов.    

  17. Опубликовано · Пожаловаться

    17 minutes ago, _4afc_ said:

    Мне казалось, что для достижения latency ячеек как у DDR3@1600 = DDR4@3200 надо DDR5@6400?

    Latency ячеек (внутрнние времена DDR) обычно не зависит от частоты. Это абсолютные времена в ns зависящие от техпроцесса чипа. Просто для удобства они выражаются в тактах актуальной частоты. 
    А фактическое быстродействие это не только latency ячеек. Это и время пересылки данных, и накладные потери времени связанные с необходимостью открытия/закрытия банков и рефреша. 
    Изменение структуры организации DDR5 по сравнению с DDR4     уменьшает в первую очередь эти накладные потери. 

  18. Опубликовано · Пожаловаться

    12 hours ago, Alex77 said:

    Про память я всётаки не догоняю тему: сама память (ячейки) имеет практически неизменную скорость что ддр3 что ддр4 (да и 5), так что латенси конечное (фактическое быстродействие) по сути одинаково, у вся разница в скорости выдачи данных. так что по мне фактически память не в разы быстрее.

    Фактическое быстродействие определяется не только latency ячеек, а и внутренней организацией памяти (число банков и груп банков), политикой refresh, числом каналов и скоростью шины.   
    Замена DDR4 3200MHz на DDR5 даже при одинаковой скорости шины дает фактическое ускорение памяти ~1.2  раза,  а при увеличении скорости шины до 4800-5600 MHz и до ~1.8-2.0 раз. 

  19. Опубликовано · Пожаловаться

    Для щупов кроме макс. напряжения RMS приводят также и зависимость макс. напряжения от частоты.
    Где четко прослеживается зависимость, выше частота - меньше макс напряжение. 
    Например  для щупа с BW 500 MHz  x10  значение макс. 300V RMS  идет до 20КНz со спадом по экспоненте до ~10V RMS на частоте >100MHz  

  21. Опубликовано · Пожаловаться

    28 minutes ago, firstvald said:

    нужен был весь проект. но не та внутренняя хрень, которая получилась. я так понял что или ребята не умели проект получать или там вообще так устроено что проект невозможно вытащить ,  хотя почему?

    Понятие "проект"  для разных людей может иметь разное значение,  тем более если этот проект в репе.  Это может быть и весь реп с историй, а для кого только последнее  актуальное состояние.  Только вот актуальных состояний в репе может быть несколько. 
    А устроено все правильно, из репа можно получить хоть весь проект (комплект файлов), хоть любой отдельный файл на любом историческом отрезке. 
    Чего не сделаешь из архива на флешки (ну разве что имея  мешок  таких  флешек) ... 

  22. Опубликовано · Пожаловаться

    5 hours ago, firstvald said:

    полкопейки. в любом случае ахтунг. но, попросил как- то последний рабочий проект. его вели на гите. и то, что мне свалили было все все все, что писалось в каждый файл за пару лет вот тупо все варианты кода подряд в тексте исходника, что писались когда-то. и что с этим делать? так что, целый проект на флешке, каждый раз после очередных изменений будет понадежнее. 

    Что просили то и получили.  Попросили бы не весь проект, а только снапшот нужной вам ветки, получили бы архив на любимой вами флешке, а не весь реп.  

  24. Опубликовано · Пожаловаться

    1 hour ago, тау said:

    А клок на приеме так и вовсе не используется, а восстанавливается из данных.

    Реф. клок используется как опора для восстановления клока RX, поэтому джиттер так же важен как и для TX.

×
×
  • Создать...