maphin

Спасибо, я так и решил делать, анализирую фазу атрибутов и если количество байт в фазе аттрибутов > 4 (REQ64 не активен), то на шине больше чем одна фаза данных (burst mode), или если REQ64 активен, то количество байт > 8, тогда тоже burst mode.

Устройство Target. Как определить какая транзакция присутствует на шине PCI-X при команде MEMORY WRITE: пакетная транзакция (burst) или одиночная(DWORD), ведь и в том и в другом случае FRAME и IRDY активны и до и после ответа TRDY, в отличии от PCI, когда при одиночной транзакции записи FRAME устанавливался только на 1 такт.

Как связать ПЛИС серии Virtex4 и Virtex2, используя канал LVDS, если выводы ПЛИС Virtex4 используют стандарт LVDS_25, а выводы ПЛИС Virtex2 используют стандарт LVDS_33? Можно ли, в таком случае, организовать обмен между ПЛИС напрямую?

всем спасибо, разобрался сам. строку Frame_Wr <= Frame_Rd; написал в теле процесса, где задаю входные воздействия, а надо было вне процесса!

Нет, не работает, до wait 100ns; держит начальное значение, а потом Х. :(

Недавно начал писать тесты на VHDL, столкнулся с такой проблемкой Есть проект, где нужно соеденить выход схемы с ее же входом, как корректно описать это в тестбенче? Простое присваивание типа Frame_Rd <= Frame_Wr; (Frame_Rd-вход, Frame_Wr-выход) после бегина, не работает, сигнал Frame_Rd в X-состоянии в behavioral симуляции. Присваивание типа Frame_Rd <= Frame_Wr, в компоненте также приводит к Х. Как правильно сделать?

На плате установлены ПЛИС VirtexII3000-bg728-5C предусмотрен режим загрузки Slave SelectMap Mode (М2=1, М1=1, М0=0), плюс на плате эти ПЛИС объеденины по стандарту JTAG. В документе Virtex-II Platform FPGAs: Complete Data Sheet (DS031 March 29, 2004) на стр.44 написано: Configuration through the boundary-scan port is always available, independent of the mode selection. Selecting the boundary-scan mode simply turns off the other modes. Однако после загрузки конфигурации ПЛИС с использованием порта JTAG, выводы ПЛИС , находятся в состоянии "нуля", даже те выводы, которые согласно конфигурации должны находится в состоянии "единицы"!!! Почему так происходит? Кто сталкивался с подобным?

Какой максимальный ток по ядру может потреблять ПЛИС, без охлаждения и с охлаждением (любым, воздушным, жидкостным и т.д.), что говорит XILINX, по этому поводу? Интересуют серии Virtex2, Virtex2Pro и Virtex4.

1. У него граничная частота 24 МГц, поэтому 25 я бы использовать не стал. Просто на всякий случай. Уж больно впритык. 2. Xilinx при использовании CLKFB категорически рекомендует использовать сброс. Я сделал так: поставил счетчик, который тактируется прямо входным сигналом (CLKIN), и, если LOCK=0, то на RST подается импульс. И так пока не залочится. Это может и нехорошо, так как вносит дополнительный скос между реальной частотой и CLKIN (так как увеличивается нагрузка на него), однако не всем важна синхронизация с внешними устройствами, да и выровнять этот скос можно с помощью фиксированного сдвига фазы той же PLL. <{POST_SNAPBACK}> 1. При использовании вывода CLKFX как было использовано (см. 1-й пост), работает Digital Frequency Synthesizer (DFS), а унего входная частоста с 1 МГц! К тому-же плата чужая, перепаивать исходный генератор нельзя. 2. Xilinx категорически рекомендует использовать сброс только при external feedback, о чем выводится предупреждениие при создании DCM с помощью CoreGen, если feedback внутренний, как в данном случае, то выводится сообщение(не предупреждение) что он будет сброшен только после конфигурации. Идея со сбросом с помощью счетчика мне понравилась! Однако думаю проблема не в этом, т.к. DCM блок заводиться всегда!, но падает LOCK, только в процессе работы схемы и то не сразу. Скорее всего, действительно проблема в не совсем качесвенном питании, т.к. схема очень много потребляет энергии, что в итоге приводит возможно к некоторой просадке питания.

Кто-нибудь может поделиться прогой Debussy и лекарствойм к ней? На фтп залить хотя бы?

Спасибо, за ответ, хоть что-то прояснилось, а то я думал что только у меня одного такая проблема. Сам сейчас правлю файл создаваемый в WaweForm Editor'е, и задаю нужные воздействия. Но, конечно, правильнее с нуля все ручками писать. Что-ж кажется время пришло :)

Для PCI приходилось делать, но в все в графическом вводе тестов. Однако интерфейсные вещи ИМХО только в реальном железе можно отлаживать, при прогоне в сутки или более. Сильно интерфейс не отмоделируешь в моделях. А модельку простенкую можно и в графике накидать. Но, как уже говорил, согласен текстовый ввод лучше. :cheers: Однако жаль что так и нет ответа на топик :(

Согаласен, убедили, особенно п.2, но хочется получить и ответ на вопрос по топику. Неужели так никто и не пробывал работать в Wаveform Editor 7.1, с шиной inout? Или такой глюк только у меня??

Ну а собственно говоря, почему в разы по сравнению с графическим вводом?? В чем уж такое большое преимущество текстового ввода теста?

Да так и приходиться в данном случае делать, но все таки пока мне удобнее в графической форме задавать тест... ЗЫ: Однако жаль что вы так и не ответили по существу вопроса

В проекте есть вывод типа inout, как в Waveform Editor ISE 7.1 переключать режим как вход я использую этот вывод или как выход в ISE 6.3 по правой кнопке мыши , а тут? Дело в том, что если я задаю значение на выводе inout в Waveform Editor, то оно почему-то не отображается в VHDL модели для симуляции, приходится симуляционный код править ручками, что неудобно совсем. зы:СП3 стоит.

Да, забыл сказать, такой вариант просто не разводиться, на заданную частоту(100МГц), хотя больше изменений в проекте не делается. Сейчас проблему обошли таким образом: стоит 2 DCM блока 2*25=50МГц*2=100МГц, пока работает, но ИМХО попахивает шаманством <_<

Кстати в системе есть вторая тактовая частота 35МГц, так вот проект, отлично работает при 35*3=105МГц, генератор 35 Мгц и 25 МГц, одного типа, но надо получить ровно 100МГц! Почему падает DCM именно при 25*4=100МГц, непонятно! Проект при 25*2=50МГц-работает, сейчас разводиться 25*5=125МГц, но это если разведется, т.к заполнение 99%. Синтезатор, работате нормально, т.к. проект разведенный по объему на 3/4 от исходного работает великолепно!

Кристал Virtex2-3000-4c, степень заполнения 99%, из них 93% тгиггеры. Блок DCM на входе 25МГц, на выходе 100МГц, обратная связь по CLK0, сброс не использован. При работе схемы, т.е. при после сигнала запуска схемы, гаснет светодиод LOCK и потребление тока схемой становится ниже, значения после загрузки конфигурации в ПЛИС. Кто сталкивался с подобным и каковы возможные причины останова тактовой частоты(сигнал LOCK в "нуле") блока DCM?

Компэл грит работаем тока с юридичесикми лицами, и оптом Прософт вообще молчит, как и парочка других фирм куда обращался. :(( Блин ну что никому бабки не нужны??

Спасибо за информацию отправил запросы в Компэл и Прософт, будем ждать. Кстати можно про растоможку поподробнее: сколько это стоит от чего сумма зависит ну т.д. у кого был опыт?

Хочу купить Design Kit от Memec Design http://www.insight.na.memec.com/Memec/ipla...exIIProLC_1.pdf, диструбьютора в России нет, на мой запрос не отвечают. :( Подскажите фирмы которые доставляют в Россию. Кто работал с ними? сколько они накидывают на доставку и вообще какие впечатления?

"Входной" это выход BUFG... 2 нс сдвиг между выходом BUFG и сигналом приходящимм на триггер в блоке. Хотя P&R report пишет +-------------------------+----------+------+------+------------+-------------+ | Clock Net | Resource |Locked|Fanout|Net Skew(ns)|Max Delay(ns)| +-------------------------+----------+------+------+------------+-------------+ | ICLK | BUFGMUX4P| No | 2768 | 0.439 | 1.742 | +-------------------------+----------+------+------+------------+-------------+

Нифига себе 2нс, это мало я думал там не больше 0.5 нс должна быть разбежка, ведь клок все-таки по специальным трассам идет, или я не прав. Щас буду смотреть в FPGA-editor.

Чего-то совсем запутался, может кто просвятит? Есть проект состоящий из кучи блоков куда заходит CLK, причем везде используется один тактовый сигнал 100 МГц, кристалл Virtex2-3000. В опциях проекта стоят галочки сохранять иерархию,чтобы можно было смотреть сигналы внутри каждого блока. Проблема! Внутри блока CLK на триггерах сдвинута примерно на 2нс относительно входной!!! Причем в том же блоке но на триггерах COREGen-а все ок! Где глюк: ModelSim, ISE, Я? ;) Ипользовал ISE6.2sp3, ModelSimXE_5.7g, ModelSimSE_5.7d, все модели для ModelSim ставил.