OgRe

на работе у меня 8.2 ,действительно, а дома 9.1, как быть? :cranky: у того, кто будет принимать проект стоит 8.2., если синтезировать в 9.1. и отдать файл .ngc интересно что получится :blink:

стоит опция "auto" поставил blok результат не изменился :(

не то... :glare: синтезируется распределенная (distributed ) память на регистрах, лутах и блочных RAM меньшей емкости...нужно, чтоб в процессе синтеза использовалась блочная (block )память RAMB_s9_s18..

:a14: жжете =) Там, воможно, все будет сходиться за счет разрядов для контроля по четности...

вы лучше скажите как описать пространство куда обращаются порты, [15:0] RAM [2047:0] ? тогда как к нему обращаться отдельно с порта А и с порта Б, то что вы сказали понятно...

`timescale 1ns / 1ns // // Write-First Mode (template 1) // module ram (clka, wea, ena, addra, dia, doa, dipa, dopa, clkb, web, enb, addrb, dib, dob,dipb,dopb ); //-Control Inputs, PortA input clka; input wea; input ena; input [10:0] addra; //-Data Input & parity PortA input [7:0] dia; input dipa; //-Data Output & parity PortA- output reg [7:0] doa; //------ output dopa; /******************************************* ********************************************/ reg [7:0] RAM_A [2047:0]; <=ПРОБЛЕМА ТУТ ///////////////////////////////////////////// //---------------------- //-Control Inputs, PortB input clkb; input web; input enb; input [9:0] addrb; //-Data Input & parity PortB input [15:0] dib; input [1:0] dipb; //-Data Output & parity PortB- output reg [15:0] dob; output [1:0] dopb; /******************************************* ********************************************/ reg [15:0] RAM_B [1023:0]; <=и ТУТ ///////////////////////////////////////////// //storage place reg [15:0] RAM [2047:0]; //reg [] //------------------------ //portA Behavior description always @(posedge clka) begin if (ena) begin if (wea) begin RAM_A[addra] <= dia; doa <= dia; end else doa <= RAM_A[addra]; end end //portB Behavior description always @(posedge clkb) begin if (enb) begin if (web) begin RAM_B[addrb] <= dib; dob <= dib; end else dob <= RAM_B[addrb]; end end endmodule вот код, после синтеза получается два блок RAM-a (RAM_s9 и RAM_S18). rand не получится ничего :(

в темплейте(и xst user guide) есть варианты описаний, когда оба порта совпадают по размерности адреса и данных( вся сложность в том. что два порта обращаются к общему пространству, но при этом у них разная размерность((

Xilinx Spartan3E Можно ли написать модель двухпортовой блочной памяти RAMB_s9_s18 на verilog (режиме "WRITE-FIRST"), а не использовать его как примитив кристалла? нужно для инициализации из файла.

Интересно, зачем вам ресет(в принципе вообще любой сингал), который в процессе своей работы вообще не меняет свое значение? :cranky:

а у меня все работало...просто скрипт другой был, автор(нормального скрипта) сказал, что там редактировать в одном мн месте, к сожалению с этим человеком сейчас связи нет :(

Собственно проблема: не получается установить драйвера для кабелей USB и Parallel-4 для программирования ПЛИС от Xilinx Spartan 3E, CoolRunner-2. ОС: Linux Ubuntu 6.10 версия ядра: 2.6.17-10-generic Поиск по форуму результатов не дал, так что, если что-то было, заранее прошу прощения! Мануал по установке с официального сайта Xilinx.com не помог, видимо, проблемы в скрипте-установщике сам мануал тут. Драйвер там же...Возможно, кто-то еще сталкивался с этой проблемой. СПАСИБО!

последний ответ был на пост Andy-L'a приложил файли с проектом, простенькая схемка фильтра...может действительно что-то не так...

спасибо, а Вы не подскажете где можно посмотреть описание к этим примерам из samples, думаю что где-нибудь в help'e, но там тааааакккооооой хелп :blink: :cranky:

имена все на английском

Всем привет! Подскажите, пожалуйста, что делать, если не получается создать профиль для моделирования на Pspise, после схемного рисунка, проверерил на ошибки - все нормально, net-лист тоже создался без ошибок, появляется такое сообщение cannot initialize profile!. Версия ОрКада 10,0...В Session log ничего не появляется ... Зарание спасибо. Поиск на форуме не работает (или просто нет сообщений ) так что если такая проблема раньше обсуждалась, извеняюсь!

блин, аж стыдно стало спасибо всем!!! :cheers:

по 20 триггеров на 2 кнопки и 8 ключей многовато... :glare: всего 2миллисекунды :)

генератор базовой частоты, который на плате утановлен = 50 МГц, снизить частоту можно с помощью DCM(Digital Clock Manager), но думаю не до 15Гц, т.е. придется ставить счетчик, думаю в моем случае ставить счетчик такой большой разрядности не логично...хотя совет был интерестным :(

помогите пожалуйста собрать схему для предотвращения дребезга контактов! Схема должна состоять полностью из цифровых элементов т.к. его нужно реализовать средствами Spartan3;есть отладочная плата Xilinx Spartan-3 Starter Kit, на нем реализована FIFO, теперь осталось протестировать это дело,вот только столкнулся с такой проблемой как ДРЕБЕЗГ :unsure:

Хочу попробывать ментор графикс...где что про него можно прочитать?!

мне гавное чтоб можно было что-нибудь делать ручками т.е. паять компонеты, программатор наваять и т.д...Andy_Big, помогите новичкам будем очень благодарны! =)

andry_big или еще кто-нибудь, очень большая просьба отправьте мне подробные данные как мне тоже заказать одну! можно отправить в личку или вот сюда [email protected] :unsure: да, еще если можно, укажите цену

а от этой отладочной платы может быть польза для новичка?!

всем спасибо!

Подскажите пожалуйста откуда можно скачать Datasheet вот этой схемы Intel 28F008SA-8. flash памать с организацией 1М*8...можно даже просто похожее.