Добрый день!
Начну из далека)
Для уже имеющегося верифицированного блока DisplayPort версии 1.2 был написан HDCP 1.3 на языке описания аппаратуры Verilog.
Блок HDCP был проверен отдельно от DisplayPort. Для теста были использованы тестовые ключи из документации HDCP. Все эталонные данные совпали с данными в проверяемом HDCP блоке. Симуляция производится в SimVision от Cadence.
Далее HDCP проверялся в составе DisplayPort. За эталонную модель было решено взять IP блок Xilinx DisplayPort TX Subsystem v2.1 в конфигурации с HDCP 1.3. IP блок DisplayPort TX был синтезирован в Vivado 2020.1 и был сгенерирован Verilog файл содержащий в себе модуль Xilinx DisplayPort TX Subsystem v2.1 (модуль dptx_ss в файле tb_xil_dptx.v).
Управление Xilinx DisplayPort TX Subsystem v2.1 происходит при помощи записи и чтения в регистров управления по средствам AXI-4 lite interface (Настройку DP можно посмотреть в файле: tasks.v, таска: dp_xil_tx_init).
После настройки и включения DP производиться процесс аутентификации, который проходит верно, ключи R0 и M0 совпадают с тестовыми (используются тестовые ключи из спецификации A1 и B1). Тут возникает проблема при включении шифрования HDCP: при записи значения [32'h0000_0001] в регистр Cipher Control по адресу ['h1050] и ожидания управляющего сигнала SR (Scrambler Reset), ожидается включение шифрования потока данных, но этого не происходит. Нулевой бит в регистре Cipher Status по адресу ['h1054] не принимает значение [1'b1]. Возможно я допустил ошибку в порядке настройки DP и HDCP, хотя руководствовался драйверами из Example проекта Xilinx. Файлы тестбенча прикрепляю.
Может кто-то настраивал блок Xilinx DisplayPort TX Subsystem v2.1 и запускал шифрование потока?
Ссылки на документацию:
1) DisplayPort 1.2 - Ссылка
2) HDCP 1.3 - Ссылка
3) Xilinx DisplayPort TX Subsystem v2.1 - Ссылка
4) Xilinx HDCP 1.x v1.0 - Ссылка
tasks.v tb_xil_dptx.v list_global_defines.v
