grigorik

Вообше-то в стандартной АСИК дизайне делается так: 1. Во время синтеза скан цепочки вставляются автоматически и очерёдность тригеров в цепочке определят DC по alphanumeric принципе (честно говоря я не понимаю что это значит). И генерируется так называемый SCAN DEF фаил для бак-енд тулов. 2. Бек-енд тулом читается SCAN DEF. Перед плайсмента все цепочки отрываются поскольку они будут мешать оптимизации схемы тулом для функциональной работы. После плайсмента и синтеза клок деревев и перед роутингом скан цепочки восстоновливаттся но уже очередность не тот как был после синтеза. В цепочке те же тригера но очередность другой. Для очередности уже учитываются местоположения тригеров. Тут цель роутинг ресурсы. Таким образом роутинг ресурсы использованными скан цепочками будут минимальны и это даст возможность более оптимальной реализации (роутинга) общей схемы. Вот по-этому time-driven P&R сильно лучше.

спасибо

Просто была упомянута coverage RTL есть ли у кого-то документация про это или знает где скочать заранее спасибо?

Огромное спасибо grigorik :a14: . Единственное что так и осталось загадкой это как написать верилог и скрипт, чтобы был свой порядок в скан-цепочке и скан-флопы в одно и то же время. И еще может кто-то знает как посадить порт TE гейтед-клок елемента на SCAN_EN. пожалуйста! :beer:

думаю из-за этой части casex(SCAN_EN) 1'b1:begin cur_divident<={cur_divident[7:0],SCAN_IN}; cur_divisor<={cur_divisor[6:0],cur_divident[8]}; bit_count<={bit_count[1:0],cur_divisor[7]}; result<={result[5:0],bit_count[2]}; end

после read_verilog, constraints не нужно set_dft_signal -view existing_dft -type ScanDataIn -port SCAN_IN попробуй так set_scan_path my_chain \ -view existing \ -scan_data_in [get_ports SCAN_IN] \ -scan_data_out [get_ports SCAN_OUT] \ -scan_enable [get_ports SCAN_EN \ -infer_dft_signals create_test_protocol -infer_clock -infer_async report_dft_signal -view existing оценить покрытие тестом в DC dft_drc -coverage_estimate

да, чтобы скан-цепочка была опознана DFTC исползуй эти команды: set_scan_state scan_existing set_scan_path

1. У меня в дизайне есть клок CLK, он же будет использоваться для скан-цепочки. это опция -clock_mixing no_mux? -clock_mixing don't have option "no_mux" the right is no_mix. no_mix is the default: and it means that all cells must be clocked by the same edge of the same clock. You have one clock if all triggers are working with the same egdes you have no problem. Otherwies if you want both types of triggers (rise edge and fall edge) to be included in scan chain use "-clock_mixing mix_edges". 2. На что влияет опция -methodology например full_scan? This is from user guide: In the full-scan methodology, DFT Compiler replaces all sequential cells in your design with their scannable equivalents during scan insertion. If a sequential cell cannot be made scannable because of test design rule violations or because you have explicitly excluded the cell from the scan chain, DFT Compiler classifies the cell as a black box sequential cell during test design rule checking. Black box sequential cells lower fault coverage results. See “Scan Design Techniques” for more information on sequential cell classifications. Because it is a more predictable methodology, full scan typically provides higher fault coverage in a shorter period of time than partial scan. Full scan also provides improved diagnostic capabilities compared to partial scan. Because full scan substitutes scannable equivalents for all sequential cells, however, it increases design area and decreases design performance. Integration with synthesis minimizes the area and performance impact of full scan. In most cases, performance can be maintained in a full-scan design, but at the cost of additional area. Maybe it will help you.

check_design все скажет если ты сделаешь перед compile. А после compile никакая методология не поможет потому что DC в течении compile -a исправляет это поставляя или OR или AND.

Don't use typical corner for RC and STD cell library timing. Best and worst cases for RC and STD cell library timing are enough. Just do STA for all possible corners.

Здравствуйте! Нужны книги, документация, спецификации про DDR PLL -ов. Пожалуйста скажите где скачать. Спасибо Заранее!!

большоее спасибо за ссылкy и сайт!!!!

нужна книга Synthesis and Optimization of Digital Circuits, McGraw-Hill 1994 by Giovanni De Micheli. пожалуста скажите где можно скачать книгу

в ней содержатся DesignWare IP для арифметических операций +, *, /.

ти из одного RTL-а получил 2нетлистта отдеелно или получил первый потом из первого получил второй? а какой ERROR или Warning даёт read_vhdl? скажи номер ERROR или Warning.

файл для управления Formality в DC напиши dc_shell> set_svf design.svf а потом в Formality напиши fm_shell(setup)> set_svf design.svf думаю поможет, ;)

Да create_clock подразумевает идеальную цепь. и не нужно исползовать set_ideal_net и set_dont_touch для clock ов. set_ideal_net исползуют для Reset, ScanEn которые имеют большой fanout (предполагая, что синтезируют в бэк-энде как clock). DC не умеет расставить буфера на цепь create_clock. Исползуй команды set_clock_uncertainty, set_clock_latency чтобы учесть skew и латенси. ндеюсь смог помоч :)

У Synopsys а Scan цепочки вставляются DFT Compiler ом. Для этогоо софта нужна отдельная лицензия. DesignCompiler вызывает DFT Compiler а. DesignCompiler отвечает только за синтеза RTL кода. TetraMax генерирует тест векторы для ATE, по тест протоколу созданым DFT Compiler ом. Cadence не знаю .