[DLR 0]

Уже год мучаемся с Xilinx Vertex - E, ну ни как! :( :( :( :( В моделсиме после всех трассировок работает, а в железе нет.... Чегото недопонимаем :(

Большая просьба, может кто подкинуть оконченный (который не жалко :) ) проект полностью на VHDL, с рабочей частотой более 30 МГц!

 

Огромное спасибо!!!

[vitus_strom 0]

В чем проблема то? что строите? Наверное где то грабли вкладываете? Посмотрите репорты на предмет гейтед клока, дизайн на предмет правильного перехода из одного клокового домена в другой, а так же аккуратнее с сенситивити листами

[DLR 0]

Тактовая одна, причем через глобальный буфер, чувствительность только по CLK, да почти все операции проводим внутри процессов по переднему CLK, разные процессы имеют минимальную связь между друг другом.

[des00 25]

Тактовая одна, причем через глобальный буфер, чувствительность только по CLK, да почти все операции проводим внутри процессов по переднему CLK, разные процессы имеют минимальную связь между друг другом.

 

Если нет большого секрета, то выложите проект сюда, посмотрим что там не так :)

[MadMakc 0]

А может не там копаете?

Может проблема не в схемотехнике, а окружении плиса,питании,разводке,кривых внешних интерфейсах?

[DLR 0]

Да нет, есть проверенные временем платы, там использовались загрузки, сделанные в схемном редакторе foundation :(

[des00 25]

Да нет, есть проверенные временем платы, там использовались загрузки, сделанные в схемном редакторе foundation :(

выложите в схематике тогда :)

[one_man_show 0]

И кроме того, уточните, что именно не получается в железе. Что, проект вообще не шевелится? Пробовали ли Вы использовать тестовые пины для проверки жизнеспособности проекта? Что-то работает?

[MadMakc 0]

И ещё.Заведите(если ещё руки не дошли) чипскоп.Наверняка это решит многие ваши проблемы.Мы так без него жить не можем.В любой проект сразу его вставляем, заранее увереные,что будут ошибки и их придётся как-то искать.

[DLR 0]

Да нет, работать то он работает, но като через раз, то выдает информацию, то нет, в общем на эту тему было много идей перелопаченно - ничего не получается,

вот сейчас установил CHIP SCOPE 7.1 пытаюсь загрузить его ядро в vertex E, вроде все проверки успешны, а после загрузки программа выает, что нет никакого ядра ;)

 

Кстати на шине JTAG находятся 2 Vertex E и микросхема загрузки18 - 04

[des00 25]

И ещё.Заведите(если ещё руки не дошли) чипскоп.Наверняка это решит многие ваши проблемы.Мы так без него жить не можем.В любой проект сразу его вставляем, заранее увереные,что будут ошибки и их придётся как-то искать.

 

:bb-offtopic: а вы не подскажете можно ли "завести" кол-во чипскопов == кол-ву модулей BSCAN одновременно ?

я пробывал завети одновременно 2, но не вышел каменный цветок :(

[Alexandr 0]

Попробуйте блокировать все внешние клоки на время загрузки ПЛИС. Разрешать клоки только по установлению сигнала Done.

[vitus_strom 0]

на временные констрейнты гляньте может в этом проблема

[DLR 0]

вроде все в норме, да и запас по частоте огромный (XST - говорит что максимальная частота более 100 МГц!)

[Uuftc 0]

Раскажи подробнее, как (чем) грузится проект в виртекс

(какой кабель, софт (включая версию))