[tims 0]

В src кладу все из rtl\verilog

В src\TestBench кладу все из \bench\verilig.

Добавляю в src из Актива

RAMB4_S16_S16.v , RAM16X1D.v , glbl.v

 

 

Делаю runtest.do:

 

SetActiveLib -work

#comp -include $DSN\src\pci_bridge32.v

#comp -include "$DSN\src\TestBench\system.v"

asim SYSTEM

 

wave

....

.....

.....

 

говорит

 

# ELAB2: Fatal Error: ELAB2_0036 Unresolved hierarchical reference to "glbl.GSR" from module "SYSTEM.bridge32_top.bridge.wishbone_slave_unit.fifos.wbu_fifo_storage.ramb4

_s16_s16_0" (module not found).

# ELAB2: Last instance before error: /

# KERNEL: Error: E8005 : Kernel process initialization failed.

# Fatal error occurred during simulation initialization.

# Error: DO_001 in file D:\My_Designs\AHDL\pci_oc_tst\src\TestBench\system_runtest.do line 5

# Error: Cannot run D:\My_Designs\AHDL\pci_oc_tst\src\TestBench\system_runtest.do

 

Что не так то?

[Vitёk 0]

В верхнем модуле нужно добавить строчку типа

glbl glbl();

[tims 0]

добавил glbl glbl() в RAMB4_S16_S16.v

Для АХДЛ помогло.Симулит все. Но Синплифай ругается ж-)

 

 

file glbl.v:

 

module glbl ();

parameter ROC_WIDTH = 100000;

parameter TOC_WIDTH = 0;

wire GSR;

wire GTS;

wire PRLD;

reg GSR_int;

reg GTS_int;

reg PRLD_int;

assign (weak1, weak0) GSR = GSR_int;

assign (weak1, weak0) GTS = GTS_int;

assign (weak1, weak0) PRLD = PRLD_int;

initial begin

GSR_int = 1'b1;

PRLD_int = 1'b1;

#(ROC_WIDTH)

GSR_int = 1'b0;

PRLD_int = 1'b0;

end

initial begin

GTS_int = 1'b1;

#(TOC_WIDTH)

GTS_int = 1'b0;

end

endmodule

 

----------------------------------------

file RAMB4_S16_S16.v: (кусок)

 

module RAMB4_S16_S16 (DOA, DOB, ADDRA, ADDRB, CLKA, CLKB, DIA, DIB, ENA, ENB, RSTA, RSTB, WEA, WEB);

 

glbl glbl(); // добавил.Для АХДЛ помогло.Симулит все.Но Синплифай ругается ж-)

 

parameter SETUP_ALL = 100;

...

tri0 GSR = glbl.GSR; <- Error - Reference to unknown variable glbl

...

 

Что не так то для Симплифая?

[Vitёk 0]

Говоря про верхний модуль, я имел в виду самый верхний модуль проекта AHDL, то есть тестбенч. :) А из RAMB4_S16_S16.v его нужно выкинуть, бо это не для синтеза.

[maior 0]

А вообще для сокрытия от синтезатора несинтезируемых блоков, т.е. предназначенных

только для симулятора, можно пользоваться директивами препроцессора:

// synopsys translate_off

<..несинтезируемый код...>

// synopsys translate_on

[Vitёk 0]

Приведённая // synopsys translate_off работает в XST. Для других синтезаторов нужно использовать соответстсвующие директивы.

[maior 0]

В синплифай работает, в синтезаторе квартуса (5.1) - тоже.

Изменено 26 июня, 2006 пользователем maior

[mkalexey 0]

Доброго времени суток!

 

А что за опен корка?

Поделитесь опытом как она в использовании, работает ли со стандартными устройствами на одной шине?

А какие варианты Вы рассматривали при выборе PCI корки?

А до имплементации дошло?

 

Извините за большое список вопросов, просто кушать очень хочется.. :)

[maior 0]

Здесь есть отдельный форум про PCI:

http://electronix.ru/forum/index.php?showforum=46

 

А корки, в основном, PLDA.

Со всякими opencores лучше не связываться.

Общение с PCI требует также изучения стандарта.

[maksya 0]

Извините за большое список вопросов, просто кушать очень хочется.. :)

Приятного аппетита - http://www.opencores.com/cvsweb.shtml/