[Andys_sumy 0]

Где можно найти по нему информации на русском, а так пока грызу спецификацию на аглицком

[gab 0]

Нигде.

[sergeeff 1]

Андре!

 

А не подскажешь ли где ты документацию на английском нашел? Хотелось бы ее почитать.

[gab 0]

www.opencores.org

[Andys_sumy 0]

Андре!

 

А не подскажешь ли где ты документацию на английском нашел? Хотелось бы ее почитать.

http://www.opencores.org/projects.cgi/web/...e/wbspec_b3.pdf

[Yra 4]

Ну и как Вам эта шина? Мне она определённо понравилась и я уже на нё переехал, но хотелось- бы послушать мнение специалистов, имевших дело с другими шинами. AMBA мне не понравилась априорно: из за объёма спецификации (разберись зачем и в каких случаях применять APB, ASB, AHB).

р.s Сравнительный анализ шин, приводимый на opencores.org я читал.

[gab 0]

Ну и как Вам эта шина? Мне она определённо понравилась и я уже на нё переехал, но хотелось- бы послушать мнение специалистов, имевших дело с другими шинами. AMBA мне не понравилась априорно: из за объёма спецификации (разберись зачем и в каких случаях применять APB, ASB, AHB).

р.s Сравнительный анализ шин, приводимый на opencores.org я читал.

Мне нравится! :)

По воле судьбы работаю с OPB и PLB. Плююсь...

[shems 0]

Ну и как Вам эта шина? Мне она определённо понравилась и я уже на нё переехал, но хотелось- бы послушать мнение специалистов, имевших дело с другими шинами. AMBA мне не понравилась априорно: из за объёма спецификации (разберись зачем и в каких случаях применять APB, ASB, AHB).

р.s Сравнительный анализ шин, приводимый на opencores.org я читал.

Мне нравится! :)

По воле судьбы работаю с OPB и PLB. Плююсь...

Мне она тоже нравится. Более того, когда наш проект представили заказчикам из Simence, Wishbone им тоже понравился, и попросили изменить порты некоторых их ядер на Wishbone тоже.

[gab 0]

Ещё мне понравилась её документированность: просто и понятно! Т.е. во время прочтения спокойно можно начинать писать интерфейс к своему ядру.

Не сравнить с документацией на OPB, например.

 

PS: На WB сделал уже >8 проектов. Чаще всего - WB-Master/Slave.

[Yra 4]

А кто- нибудь работал с роунд-робин арбитром, поставляемым в WBVHDLIB (ну например для организации нескольких SPI- интерфейсов с DMA в качестве мастеров а двухпортовой памятью в качестве слэйва) ?

Такая конфигурация может существенно сэкономить блочную память на

борту ПЛИС.

[des00 25]

ИМХО шина проста, хорошо описана и документированна, но подходит не для всех примений.

ИМХО для выскокопроизводительных систем лучше подходят системы на основе crossbar switch (AXI, LocalLin писать самому, Avalon Swithc Fabric - альтера онли, уже все готово).

[Postoroniy_V 0]

Ну и как Вам эта шина? Мне она определённо понравилась и я уже на нё переехал, но хотелось- бы послушать мнение специалистов, имевших дело с другими шинами. AMBA мне не понравилась априорно: из за объёма спецификации (разберись зачем и в каких случаях применять APB, ASB, AHB).

р.s Сравнительный анализ шин, приводимый на opencores.org я читал.

шина как шина :)

почти всё что есть на опенкорес под wishbone легко переделывается под Avalon(Альтера)

"под почти всё" понимается всё что не использует сигнальчики типа TAGхх и тд.

[bsp 0]

Просветите, пожалуйста! Почитал отзывы о интерфейсе Wishbone, решил применить. И тут-же уперся. Имею FPGA Cyclone, управляемый через SPI - slave. Управление не объемное - записать десяток -другой байтов в двухпортовое ОЗУ, прочитать столько-же из FIFI, ну еще несколько байт прочитать - записать по разным адресам. Начал делать Wishbone - master, а тактовую частоту надо брать из SPI интерфейса. А там все жестко - идет байт информации и тогда есть тактовая частота, а не идет - и нету! И не получается правильная диаграмма для Wishbone ( если полностью выполнять спецификацию ). Может это просто неудобный случай для этого интерфейса? Посмотрел на www.opencore.org, там только SPI - master, наверное не случайно. Конечно, можно обойтись и без Wishbone, тем более, что уже сделан такой вариант, но делаю "на вырост" и хочется иметь развиваемый проект с распространенным интерфейсом. А может просто все устройство надо делать совсем по другому? Интересны любые соображения.

P.S. Начал читать Avalon, вдруг там все иначе. А ведь есть еще ругаемые кем-то и другие интерфейсы.

[Postoroniy_V 0]

Просветите, пожалуйста! Почитал отзывы о интерфейсе Wishbone, решил применить. И тут-же уперся. Имею FPGA Cyclone, управляемый через SPI - slave. Управление не объемное - записать десяток -другой байтов в двухпортовое ОЗУ, прочитать столько-же из FIFI, ну еще несколько байт прочитать - записать по разным адресам. Начал делать Wishbone - master, а тактовую частоту надо брать из SPI интерфейса. А там все жестко - идет байт информации и тогда есть тактовая частота, а не идет - и нету! И не получается правильная диаграмма для Wishbone ( если полностью выполнять спецификацию ). Может это просто неудобный случай для этого интерфейса? Посмотрел на www.opencore.org, там только SPI - master, наверное не случайно. Конечно, можно обойтись и без Wishbone, тем более, что уже сделан такой вариант, но делаю "на вырост" и хочется иметь развиваемый проект с распространенным интерфейсом. А может просто все устройство надо делать совсем по другому? Интересны любые соображения.

P.S. Начал читать Avalon, вдруг там все иначе. А ведь есть еще ругаемые кем-то и другие интерфейсы.

если юзаете альтеру, то лучший способ реализовать ваши потребности - это не заморачиваться

с wishbone :)

а лучше заморочиться с NIOS и SOPC bulder(Avalon bus).

там уже есть SPI( master/ slave ) правда без FIFO.

[bsp 0]

Просветите, пожалуйста! Почитал отзывы о интерфейсе Wishbone, решил применить. И тут-же уперся. Имею FPGA Cyclone, управляемый через SPI - slave. Управление не объемное - записать десяток -другой байтов в двухпортовое ОЗУ, прочитать столько-же из FIFI, ну еще несколько байт прочитать - записать по разным адресам. Начал делать Wishbone - master, а тактовую частоту надо брать из SPI интерфейса. А там все жестко - идет байт информации и тогда есть тактовая частота, а не идет - и нету! И не получается правильная диаграмма для Wishbone ( если полностью выполнять спецификацию ). Может это просто неудобный случай для этого интерфейса? Посмотрел на www.opencore.org, там только SPI - master, наверное не случайно. Конечно, можно обойтись и без Wishbone, тем более, что уже сделан такой вариант, но делаю "на вырост" и хочется иметь развиваемый проект с распространенным интерфейсом. А может просто все устройство надо делать совсем по другому? Интересны любые соображения.

P.S. Начал читать Avalon, вдруг там все иначе. А ведь есть еще ругаемые кем-то и другие интерфейсы.

если юзаете альтеру, то лучший способ реализовать ваши потребности - это не заморачиваться

с wishbone :)

а лучше заморочиться с NIOS и SOPC bulder(Avalon bus).

там уже есть SPI( master/ slave ) правда без FIFO.

Начал смотреть Avalon, но вот боюсь не скоро пойму - можно с помощью SOPC создать проект вообще без NIOS ( кто тогда будет выполнять функции мастера в Avalon'е ). Концептуально в разработку в качестве контроллера заложен внешний ARM.