OLD_SHURiK

Ещё раз про DDR. Lattice iCEcube2 iCE40 LP8K Правильно лия понял. В iCE40 серии LP нет средств выравнивания даных и клоков. PLL (SB_PLL40_CORE) может делаь сдвиг фазы только на 0 или 90 градусов. Временной анализ показывает только время setup. И если время setup отрицательное, то выровнять даные относительно клока можно только с использованием в PLL - DYNAMICDELAY? Т.е. надо писать свой код. Который будет анализировать принимаемые данные и используя DYNAMICDELAY будет пытаться поставить клок в нужное(стабильное) место?

Может я неправильно выразился, но мне и нужно -> написать Констрейны для того, чтобы временной анализ мог осуществить этот самый анализ. Какое время ему надо указать (или что добавить к Tco_min и Tco_max) для "-min -add_delay" и "-clock_fall -min -add_delay" "-max -add_delay" и "-clock_fall -max -add_delay"

Вообще то это вход. По поводу Gen130MHz вышла ошибочка. Это входной клок, сделанный на PLL, из Input65MHz. Приёмная частота сдвинута относительно передающей на 90 градусов. Констрэйн нужен для проверки правильности приёма данных. Входной "Input 65MHz". Входной "Gen 130MHz" сделан на PLL из "Input 65MHz" и сдвинут по фазе на 90 градусов. Входные данные "Input Data". Как правильно описать констрэйны, что бы Gen 130MHz был по центру данных ? Заранее спасибо!

Всем привет! Помогите советом. Есть DDR + PLL. Входной клок 65MHz (Input 65MHz). Выходной клок 130MHz сдвинутый по фазе на 90 градусов (Gen 130MHz). Как правильно описать констрэйны, что бы поставить Gen 130MHz по центру данных ? Заранее спасибо!

Да , VIVADO кушает оба файла !!! Но кто знал , что для моделирования в Acyive-HDL нужен файл формата *.mem ???? В описаниях про него ни слова !!! ALTERA - ПРОВЕРЯЕТ РАСШИРЕНИЯ !!! для своих моделей !!! -- А чем генерируется *.mem в Vivado ?

1. IP его (*.coe) генерирует. НО! Его не хочет кушать библиотека Xilinx из Active-HDL при моделировании. 2. Перевод строки работает, читаемость улучшилась. 3. Файл переименован в *.mem 4. Vivado прекрасно его принял и синтезировал и промоделировал (без *.coe)!!! 5. Моделирование в Active-HDL работает. Так и сделал ! )))

Правда остался вопрос: Как инициализировать 16 битную память ???!!!! ((((

Всем спасибо за помощь !!!! Решение задачи найдено тут -> https://forums.xilinx.com/t5/Simulation-and-Verification/Cannot-get-INIT-FILE-to-work-with-elaborator-for-BRAM-SDP-MACRO/td-p/845477 Расширение для файла не имеет значения. Конечный файл выглядит так : Ну что сказать ! НЕ СЛОВ !!!! Ещё раз всем спасибо !!!!!!

не хочет кушать ни пустой .coe ни .mif это MIF а какая у Вас версия библиотек Xilinx для Active-HDL ?! и что говорит доктор по поводу Active-HDL v11.1 ?

исходник ram and *.coe вверху. tb заранее благодарен !!

есть !!! файл генерировался и IP core и самостоятельно и брался "example", всё едино !! так должно быть !

моделируется в Active-HDL. Vivado вообще зависает если указать файл инициализации. до симуляции дело не доходит. всё валится на этапе инициализации симулятора ! пробовал .нех , то же самое !

1. не останавливается. Наверно потому что это происходит в процессе инициализации симулятора. 2. что *.hex , что *.coe результат один и тот же !

на файл он не ругается ! ошибка указывет строку : это анализ коментария ! куда дальше ?! P.S. VIVADO зависает при моделировании, если указать файл инициализации !!!

Всем привет! Active-HDL 10.3 64bit. библиотека "Active-HDL_10.3.3558.6081_x64_for_Xilinx_VIVADO_2016.4_VHDL_Libraries" Сделана память с использованием BRAM_SDP_MACRO. Моделирование записи и чтения проходит нормально! Но ! При попытке инициализировать память из файла *.coe происходит ошибка ! # ELAB2: Create instances ... # RUNTIME: Fatal Error: RUNTIME_0047 RAMB18E1.vhd (1115): Index 2 out of range (1 to 1). # KERNEL: Time: 0 ps, Iteration: 0, TOP instance. # ELAB2: Last instance before error: /xil_bram_1k_16/BRAM_SDP_MACRO_inst/sdp_bl/ramb18_dp_bl/ram18_bl/TDP/RAMB18E1_TDP_inst # KERNEL: Error: E8005 : Kernel process initialization failed. # VSIM: Error: Simulation initialization failed. Где порылась собака?! Кто подскажет ? Memory *.coe