another_one 0 14 февраля, 2018 Опубликовано 14 февраля, 2018 (изменено) · Жалоба Здравствуйте! Подскажите пожалуйста, кто действительно работал с IDELAY , как ее можно реализовать на Verilog? можно пример из собственной практики В документации и в темплейтах не совсем все очевидно В итоге при попытки применить темплейт, синтаксис не проверяется и ничего соответственно не синтезируется Пример, - задаю при инстансе .DATAIN(параметр которого нет) и все безошибочно проходит....( Заранее благодарен Изменено 14 февраля, 2018 пользователем another_one Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alexadmin 0 14 февраля, 2018 Опубликовано 14 февраля, 2018 · Жалоба Ну например. ad_lvds_in.v Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться