[Mr. Smith 0]

Подскажите плиз как написать на VHDL генератор кода Грея произвольной разрядности (надо для тестбенча) просто чтобы по заданной тактовой частоте по кругу гонялись все его сосотяния. Или подскажите конкретное место где про это можно прочитать.

[id_gene 0]

конвертация из бинарного в Грэй выглядит как

 

gray_sig <= (bin_sig >> 1) ^ bin_sig;

 

здесь >> - это сдвиг влево с добавлением нуля

^ - XOR

 

по кругу можете двоичный сигнал суммировать

[CaPpuCcino 0]

Подскажите плиз как написать на VHDL генератор кода Грея произвольной разрядности (надо для тестбенча) просто чтобы по заданной тактовой частоте по кругу гонялись все его сосотяния. Или подскажите конкретное место где про это можно прочитать.

<{POST_SNAPBACK}>

 

автоматизированными поисковыми системами принципиально не пользуемся?

 

http://rain.ifmo.ru/cat/view.php/vis/coding/gray-2003

http://aforge.ibd.lv/?32

VHDL: http://www.isibrno.cz/~ivovi/gray_counter.pdf

[Mr. Smith 0]

 

автоматизированными поисковыми системами принципиально не пользуемся?

 

http://rain.ifmo.ru/cat/view.php/vis/coding/gray-2003

http://aforge.ibd.lv/?32

VHDL: http://www.isibrno.cz/~ivovi/gray_counter.pdf

<{POST_SNAPBACK}>

 

Что такое код Грея я представляю. Основная трудность именно в написании на VHDL т.к. недавно начал осваивать. Еслиб кто-нибудь кинул ссылку на пример на VHDL'е был бы очень признателен.

[CaPpuCcino 0]

VHDL: http://www.isibrno.cz/~ivovi/gray_counter.pdf

переходите на Верилог - будет меньше проблем B)

[des00 25]

VHDL: http://www.isibrno.cz/~ivovi/gray_counter.pdf

переходите на Верилог - будет меньше проблем  B)

<{POST_SNAPBACK}>

 

Не факт :))), С верилогом иногда можно больше мучаться

[AsJohnAs 0]

Ну для того чтоб сконвертировать бинарный код в код грея можно воспользоваться простейшими коре - например так:

 

library IEEE;

use IEEE.std_logic_1164.all;

 

entity conv is

port (

I : in std_logic_vector (3 downto 0);

EN : in std_logic;

O : out std_logic_vector (3 downto 0)

);

end entity;

 

--}} End of automatically maintained section

 

architecture conv_arch of conv is

begin

 

O(0) <= (I(0) xor I(1)) and EN;

O(1) <= (I(1) xor I(2)) and EN;

O(2) <= (I(2) xor I(3)) and EN;

O(3) <= I(3) and EN;

 

end architecture;