[TheMad 0]

Приветствую всех!

Посоветуйте пожалуйста как реализовать задержку.

На входе - импульс с компаратора (какой поставлю такой и будет - это насчёт выходных уровней). После его фронта должен формироваться импульс небольшой произвольной (единицы-десятки нс) длительности с задержкой относительно фронта входного импульса в диапазоне 3-10 мкс (лучше - 3-20 мкс). Важно чтобы джиттер оставался в пределах 10 нс (лучше 5). Гугление даёт массу микросхем наносекундного плана, мне они не подходят.

Крайне желательна жёсткая логика.

Спасибо!

[Alex11 3]

Ставите FPGA по вкусу, заводите ее на 100 МГц, или на 200, или еще выше и рисуете там большой счетчик. На этих частотах еще все спокойно.

[TheMad 0]

Без ФПГА никак? Пока не работал с ними. Хочется побыстрее.

[magnum16 0]

Без ПЛИС - генератор пилообразного напряжения и компаратор. Пилообразное напряжение формируется с помощью переключаемого источника тока и конденсатора. Чтобы получить низкий джиттер возможно придется повышать напряжения пилы и собирать компаратор из транзисторов.

Посмотрите http://www.t-es-t.hu/download/analog/an260.pdf . Там есть примерные величины джиттера для разных задержек на пилообразном напряжении.

Изменено 24 октября, 2016 пользователем magnum16

[Ant_m 0]

ИМХО с такими требованиями почти любая более менее современная CPLD справится.

Какой нибудь lattice machxo2, altera max2 и т.п. На 100МГц работать будет точно. На 200МГц надо проверять.

 

[_pv 52]

задержка должна быть изменяемая/программируемая?

а то можно просто RC цепочка и буфер после компаратора, например лог XOR (SN74LVC1G86) который еще одной небольшой RC цепочкой между входами будет выходной импульс 10нс делать?

[magnum16 0]

задержка должна быть изменяемая/программируемая?

а то можно просто RC цепочка и буфер после компаратора, например лог XOR (SN74LVC1G86) который еще одной небольшой RC цепочкой между входами будет выходной импульс 10нс делать?

на RC будет джиттер больше, проверено.

[VCO 0]

Без ФПГА никак? Пока не работал с ними. Хочется побыстрее.

Зачем FPGA, вроде как маленькая CPLD может справится.

Или вот эти счётчики: http://www.nxp.com/products/discretes-and-...mp;tab=Products

[_pv 52]

на RC будет джиттер больше, проверено.

больше чем что?

чем у аналогового интегратора и аккуратного компаратора, по сравнению с RC цепочкой и входом логики, ну наверное.

 

быстрая логика, в качестве буфера клоков, джиттер в единицы пс вполне обеспечивает.

если фронты в тысячу раз завалить и сделать из наносекундных микросекундными, то в худшем случае джиттер вырастет пропорционально, что всё равно не так плохо для требуемых ТСом 10нс.

 

Или вот эти счётчики: http://www.nxp.com/products/discretes-and-...mp;tab=Products

да проще наверное тогда из 74LVC74 собрать,

у TI есть AUC серия логики немного побыстрее.

 

 

[magnum16 0]

больше чем что?

чем у аналогового интегратора и аккуратного компаратора, по сравнению с RC цепочкой и входом логики, ну наверное.

 

быстрая логика, в качестве буфера клоков, джиттер в единицы пс вполне обеспечивает.

если фронты в тысячу раз завалить и сделать из наносекундных микросекундными, то в худшем случае джиттер вырастет пропорционально, что всё равно не так плохо для требуемых ТСом 10нс.

Джиттер можно оценить исходя из времени нарастания напряжения. Пусть логика 5 В, с фронтом 2 нс дает джиттер 1 пс скв. Время нарастания 2500 В/мкс. Для RC задержки 10 мкс время нарастания вблизи 2,5 В будет около 0,16 В/мкс. Соответственно джиттер будет 1 пс*2500/0,16 = 15 нс. Понятно, что это оценка, но она показывает, что в тз можно не вписаться. Для интегратора с компаратором можно увеличить время нарастания в несколько раз за счет линейности и увеличения уровня сравнения.

Изменено 24 октября, 2016 пользователем magnum16

[VCO 0]

да проще наверное тогда из 74LVC74 собрать,

у TI есть AUC серия логики немного побыстрее.

А чем проще-то? В этих счётчиках нужный импульс формируется уже на выходе TC.

Я не настаиваю именно на этих счётчиках, я имею в виду принцип действия.

А NXP, TI или ещё кто - это пусть топикстартер решает.