реклама на сайте
подробности

 
 
 
Reply to this topicStart new topic
> GateLevel Simulation, Quartus 13.1 + Altera ModelSim
TamRazZ
сообщение Sep 5 2018, 11:48
Сообщение #1


Участник
*

Группа: Участник
Сообщений: 24
Регистрация: 21-03-11
Пользователь №: 63 743



Добрый день!

Возникла проблема при гателевел симуляции проекта. Netlist Writer при компиляции не создает необходимых *.sdo и *.svo файлов (пишу на System Verilog). Из-за этого не запускается симуляция.
Причем данный эффект возникает при симуляции под Arria V при выборе плисы Cyclone III для этого же проекта, необходимые файлы генерируются и симуляция проходит нормально.
В чем дело?

ЗЫ: Версии САПРов в описании темы..
Go to the top of the page
 
+Quote Post
andrew_b
сообщение Sep 5 2018, 12:01
Сообщение #2


Профессионал
*****

Группа: Свой
Сообщений: 1 970
Регистрация: 30-12-04
Из: Воронеж
Пользователь №: 1 757



Цитата(TamRazZ @ Sep 5 2018, 14:48) *
В чем дело?
Читайте доки, они рулез.
Цитата
Post-synthesis and post-fit gate-level simulations run significantly slower than RTL simulation. Altera recommends that you verify your design using RTL simulation for functionality and use the TimeQuest timing analyzer for timing. Timing simulation is not supported for Arria V, Cyclone V, Stratix V, and newer families.
Go to the top of the page
 
+Quote Post

Reply to this topicStart new topic
1 чел. читают эту тему (гостей: 1, скрытых пользователей: 0)
Пользователей: 0

 


RSS Текстовая версия Сейчас: 18th September 2018 - 20:17
Рейтинг@Mail.ru


Страница сгенерированна за 0.01603 секунд с 7
ELECTRONIX ©2004-2016