Алексей_1990

Как я понял, вы имеете ввиду, что если выход с ацп дифференциальный, то вообще не обязательно использовать гигабитные трансиверы? Можно приемник описать с помощью стандартных примитивов? У меня до этого возникал вопрос с какой максимальной входной скоростью может справиться плис без использования гигабитные трансиверы?

Всем, привет! Народ выручайте! Стоит задача принять данные с ацп, которые следуют со скоростью 768 bps. Принять данные нужно на плис. Как я понял для этих целей можно использовать Custom PHY. Пробовал, не получается. Совсем запутался в настройках: word alignment, fifo rate match, 8b/10b coder. Как я понял слово выравнивания (word alignment) необходимо для синхронизации битового потока от ацп. Но при изменении этой характеристики ничего не меняется. Да и к тому же когда организовываю ресивер, то на выходе параллельного кода на нечетных битах всегда какой-то мусор, вне зависимости от подачи сигнала. Что можете порекомендовать? Спасайте, горю

Добрый день. Скажите, пожалуйста, с о какой обвязки шла речь?

Дело в том, что эта задача промежуточная. То есть у меня есть ацп с параллельным 16битным выходом, так вот преобразованный последовательный сигнал необходимо подать как раз на тот десириалайзер. Это делается дабы проверить адекватность преобразования параллельного кода в последовательный в плис. Ну и отвечая на вопрос о жёсткости привязки к одному каналу: к сожалению, нужен только один канал.

Спасибо, что заинтересовались. Так вот, первоначально стояла задача принять асинхронный последовательный сигнал со старт/стоповыми битами. Источником данной последовательности является сериалайзер d59lv18tvv. Скорость потока, если учитывать стартовые и стоповые биты - 960 Mgps. Из этой последовательности интересуют 16 бит информации, которые идут сразу после старт-бита. Всего же между стартом и стопом 18 бит. Верхние два (17 и 18) не используются. Для решения этой задачи начал разбираться с высокоскоростными аппаратными приемопередатчиками custom PHY. Не вышло, очень много неизвестных параметров. Теперь облегчили задачу: нужно хотябы для начала принять 16 битный параллельный поток и преобразовать его в последовательность. Скорость параллельного потока 48 МГц, выходной соответственно 769 Mgps. Выходная последовательность нужна lvds. Кристалл Cyclone V 5cgxfc5c6f27c7n. За любую помощь буду благодарен.

А сдвиговый регистр потянет битрейт 768 Mgps? То есть параллельные данные идут с частотой 48 МГц. И разрешите ещё вопрос: вы знакомы с ядром custom PHY?

Насколько я понял, altlvds_tx может принять 16 бит параллельного кода только, преобразовав его в 2 последовательных канала. А мне бы хотелось получить один канал.

Здравствуйте. Разъясните, пожалуйста, как я могу принять 16 битный параллельный код и отправить его на одну lvds пару. При этом использовать желательно altlvds_tx. Предусмотрено ли у этого передатчика подобие каскадного подключения?

Доброго времени суток. Немогли бы вы немного разъяснить, как вы использовали PHY трансиверы? Я поясню: у меня задача принять последовательный поток данных, пакеты в которых ограничены стартовым и стоповым битами. Скорость потока 960 Mbps, разрядность выходной шины должна быть, если без учета старт/стоповых битов, 18 бит сл скоростью 48 МГц. Буду очень благодарен за любую помощь.

То есть не исключён тот вариант, что с моего сериалайзера данные выходят закодированными?

День добрый) с наступившими праздниками. Хотел поинтересоваться больше не ковырялись с custom PHY?

И в какую нынче цену такое ядро? На самом деле, уже много режимов перепробовал для трансивера, ничего даже приближенного к правде не выдавалось.

Буду пробовать, только жаль что на отладочной плате высокочастотные выводы железно завязаны на аппаратные высокоскоростные трансиверы. Не могли бы прояснить ещё один момент: как я понимаю в altlvds_rx на пин inclock я завожу свою фреймовую частоту? Немного не по теме, но хочу поделиться: был на семинаре, так вот там упоминался интерфейс jesd204b. Знакомы с ним? Это чисто моё любопытство)

Так вот задача то и заключается в принятии сигнала по 1 линии.

А в этом случае, не проясните ли мне почему в altlvds_rx максимальный возможный фактор дессериализации равен 10? Как я понимаю, чтобы принять 16битную последовательность нужно поставить каскадно два приёмника по 8 бит