на языке VHDL требуется написать программу вычисления формулы( формула любая, главное чтобы было умножение, деление, сложение, вычитание)
вот условие
входы 16 и 12 разрядные
при умножении разрядности операндов складываются. при сложении/вычитании результирующая разрядность- максим разрядность операнда +1
деление целочисленное, остаток отбрасывается
каждый умножитель реализовать в синхронном процессе, так как сложная схема