gosha-z 2 22 ноября, 2017 Опубликовано 22 ноября, 2017 · Жалоба Вот такой вопрос: а сигнал CS/SS в SPI всегда предполагается active low или как реализуешь так и будет? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
10ff 0 22 ноября, 2017 Опубликовано 22 ноября, 2017 · Жалоба Вот такой вопрос: а сигнал CS/SS в SPI всегда предполагается active low или как реализуешь так и будет? Не всегда active low, в большинстве случаев им дергать надо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
one_eight_seven 6 22 ноября, 2017 Опубликовано 22 ноября, 2017 · Жалоба Формального стандарта нет. Так что формальный ответ: как реализуете, так и будет. Но надо делать Active-Low, поскольку так принято, и все микросхемы, с которыми мне приходилось работать, работали с активным низким уровнем на линии CS/SS Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gosha-z 2 22 ноября, 2017 Опубликовано 22 ноября, 2017 · Жалоба Либо я слепой, либо Xilinx в документации на Zynq UltraScale явно не говорит, что SS - active low Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
one_eight_seven 6 22 ноября, 2017 Опубликовано 22 ноября, 2017 · Жалоба Либо я слепой, либо Xilinx в документации на Zynq UltraScale явно не говорит, что SS - active low Вам виднее, ведь у вас эта документация. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться