Raven 8 6 февраля, 2017 Опубликовано 6 февраля, 2017 · Жалоба Вдогонку: Сазерленда, конечно, читать очень полезно и нужно (особенно по SystemVerilog), но начинать лучше с чего-то типа книжек американского профессора Pong Chu, например, FPGA Prototyping By Verilog Examples. Но и остальные обязательно выкачайте, в том числе по VHDL (в "RTL Hardware Design Using VHDL", кстати, написано практически все необходимое молодому специалисту по цифровому синхронному дизайну, в том числе по FSM). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Dmitry_B 0 15 февраля, 2017 Опубликовано 15 февраля, 2017 · Жалоба Помогите пожалуйста еще разок: как в проекте Quartus для нескольких конечных автоматов назначить разные способы синтеза? Например, один-one-hot,а другой- minimum bit? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Golikov 0 15 февраля, 2017 Опубликовано 15 февраля, 2017 · Жалоба см. первую страницу, мое сообщение, перед регистром с состоянием пишите тип кодирования (* syn_encoding = "user" *) reg [1:0] state; Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться