[Fynjisx 0]

Привет ВСем! Вопрос такой: Как в Verilog заинициировать несколько элементво массива?

К примеру есть массив:

reg[4:0] arr[0:10];

хотелось бы его заинициировать при создании, типа того, как это делается на VHDL:

variable mem: memory_array:=
( X"0213",
 X"0212"
 X"0200",
 ...
others=>X"0000")

[des00 25]

Вопрос такой: Как в Verilog заинициировать несколько элементво массива?

в верилоге только поэлементно, в процессе или через ассигн

 

[LMT 0]

reg[4:0] arr[0:10];

initial
begin
    arr[0] = 5'b01010;
    arr[1] = 5'b00100;
    ...
    arr[10] = 5'b10101;
end

[Sergey_Bekrenyov 0]

$readmem[hb]("File",ArrayName,StartAddr,EndAddr) так не проще?

[stu 0]

reg[4:0] arr[0:10];

initial
begin
    arr[0] = 5'b01010;
    arr[1] = 5'b00100;
    ...
    arr[10] = 5'b10101;
end

:bb-offtopic:

почему в "Стемпковский А.Л., Семенов М.Ю. «Основы логического синтеза средствами САПР Synopsys с использованием Verilog HDL: учебное пособие». – М.: МИЭТ, 2005 -140 с." на стр.15 написано:

"Структурная конструкция initial несинтезируема и обычно используется при

моделировании в фалах тестовых проверок функционирования (test bench файлах) для

инициализации сигналов, формировании воздействий и других процессов, которые

должны быть выполнены только один раз. "

 

это ж враньё! может им отписать? ))

Изменено 13 октября, 2011 пользователем stu

[des00 25]

это ж враньё! может им отписать? ))

а в ISE SV не синтезируется, надо то же им написать....

 

ЗЫ. год издания посмотрите

 

[Poluektovich 0]

Из стандарта ieee 1364.1-2005 (Verilog® register transfer level synthesis)

The initial statement shall be supported only for ROM modeling as described in 5.6.2. It shall be ignored in

all other contexts.

[des00 25]

Из стандарта ieee 1364.1-2005 (Verilog® register transfer level synthesis)

The initial statement shall be supported only for ROM modeling as described in 5.6.2. It shall be ignored in

all other contexts.

1. shall в стандартах носит характер рекомендации

2. ква, если мне память не изменяет, с 6.1 версии поддерживает синтез initial блоков, симплифай тоже.

[stu 0]

а в ISE SV не синтезируется, надо то же им написать....

 

ЗЫ. год издания посмотрите

 

)) куартус юзаю, про ISE даже не подумал (тоже слитно)

 

1. shall в стандартах носит характер рекомендации

2. ква, если мне память не изменяет, с 6.1 версии поддерживает синтез initial блоков, симплифай тоже.

 

а версия 6.1 какого года? где-нить описаны изменения в хронологическом порядке Квартуса?

[Poluektovich 0]

2006 год

хоронология

[stu 0]

:bb-offtopic:

почему в "Стемпковский А.Л., Семенов М.Ю. «Основы логического синтеза средствами САПР Synopsys с использованием Verilog HDL: учебное пособие». – М.: МИЭТ, 2005 -140 с." на стр.15 написано:

 

 

это ж враньё! может им отписать? ))

 

:bb-offtopic: вранье для Ква на сегодня, надо переиздать с поправками))