[etoja 0]

к сожалению, удаленная работа невозможна

1. приведите список продуктов от Ментор, которыми Вы владеете в совершенстве.

2. приведите пример (скрин-шот) фрагмента топологии платы сложного участка (например, интерфейса DDR), выполненного в Менторе

Хоть не мне вопрос, но отвечу за себя:

 

Ищете уже пол года и не можете найти? Значит что-то не так делаете.

 

к сожалению, удаленная работа невозможна : а жаль

 

1. приведите список продуктов от Ментор, которыми Вы владеете в совершенстве: Expedition и PADS

 

2. приведите пример (скрин-шот) : пожалуйста ->

[НИИ Квант 0]

Ищете уже пол года и не можете найти? Значит что-то не так делаете.

к сожалению, удаленная работа невозможна : а жаль

закрыли 3 вакансии, остались еще 2.

2. приведите пример (скрин-шот) : пожалуйста ->

приведенный пример можно реализовать и в более простых системах, например, PCAD. Более интересен был бы пример, раскрывающий возможности и преимущества Expedition (например, интерфейс с 4-мя DDR или пример топологии по классу HDI).

[etoja 0]

закрыли 3 вакансии, остались еще 2.

приведенный пример можно реализовать и в более простых системах, например, PCAD. Более интересен был бы пример, раскрывающий возможности и преимущества Expedition (например, интерфейс с 4-мя DDR или пример топологии по классу HDI).

 

Потом попросите с десятью DDR?

 

Кстати, что такое PCAD?

[HardJoker 12]

приведенный пример можно реализовать и в более простых системах, например, PCAD. Более интересен был бы пример, раскрывающий возможности и преимущества Expedition (например, интерфейс с 4-мя DDR или пример топологии по классу HDI).

 

Вам нужен инженер, способный грамотно реализовать топологию DDRx или инженер, способный показать те или иные достоинства различных САПРов? Так шашечки или ехать?

[амоксиклав 0]

Потом попросите с десятью DDR?

 

Кстати, что такое PCAD?

 

Вам нужен инженер, способный грамотно реализовать топологию DDRx или инженер, способный показать те или иные достоинства различных САПРов? Так шашечки или ехать?

 

Господа, господа, позвольте, разница между топологией 1 и 4-х DDR есть и весьма существенная. Если вы этого не понимаете(и уж тем более - не знаете, что есть такое PCAD), стало быть речи о совершенных познаниях быть не может. Мало нажимать кнопки в САПРе, надо эти нажатия еще и грамотно применять. А на вашем скрине, господин etoja, даже дифпары для клоков не видно. Если кто-то обещает небольшую зарплату за великие дела, это вовсе не означает, что круче вас может быть только Эверест. Или вы тоже из числа "специалистов" по изготовлению ракеты для полетов на Луну с нуля за неделю? Все-таки не стоит смотреть на жизнь с таким оптимизмом.

[Alex B._ 0]

Квант - предприятие большое. Наше НИО мало интересуют вопросы web-дизайна.

Действительно. Не царское это дело...

[PCBExp 0]

Господа, господа, позвольте, разница между топологией 1 и 4-х DDR есть и весьма существенная. Если вы этого не понимаете(и уж тем более - не знаете, что есть такое PCAD), стало быть речи о совершенных познаниях быть не может. ...

Разница в топологии между 1 и 4-х DDR конечно есть - приблизительно 3-4 дня (если умеешь пользоваться нормальным САПР). На счет PCAD товарищ etoja помоему просто смайлик забыл. Вот к примеру картинка - выравнивал руками 2 дня. Будь таких кусков 3 или 4 - сделал бы COPY CIRCUIT минут за 30 и 3 дня наводил бы красоту (исходя из собственных о ней представлений).

[etoja 0]

На счет PCAD товарищ etoja помоему просто смайлик забыл.

Верно.

Обсуждение работы многие участники воспринимают очень враждебно.

[kstk 0]

Разница в топологии между 1 и 4-х DDR конечно есть - приблизительно 3-4 дня (если умеешь пользоваться нормальным САПР). На счет PCAD товарищ etoja помоему просто смайлик забыл. Вот к примеру картинка - выравнивал руками 2 дня. Будь таких кусков 3 или 4 - сделал бы COPY CIRCUIT минут за 30 и 3 дня наводил бы красоту (исходя из собственных о ней представлений).

 

Стало быть, товарищ амоксиклав тоже забыл смайлик вставить, правда ведь? А насчет 1 и 4-х ДДР вы не правы. И если вы так расуждаете, стало быть вам такую задачу решать не приходилось. Когда дело коснется 4-х ДДР вам придется вводить Т-образные разветвления, как для клоков, так и для всех остальных групп сигналов и равнять эти ответвления между собой, а также и проводники в самой дифпаре(чего у вас, кстати, не сделано). Одним COPY CIRCUIT вы здесь ничего не решите, который также надо с умом использовать. А на вашей картинке опять же изображена 1 микросхема. Дифпара видна, но также видно, что в местах, указанных стрелками, дифпара имеет разный зазор между проводниками, что будет влиять на волновое сопротивление в паре. В местах, где вы переходными отверстиями на дифпаре переходите с одного внешнего слоя на другой, у вас нет рядом ПО для сшивания опорных слове, по которым текут возвратные токи дифпар. В результате вы будете иметь петлевые антенны, работающие в соответствующих диапазонах частот. Вы проводили моделирование платы на излучение и электромагнитную совместимость? Приведите, пожалуйста картиночку для стека слоев ПП, с указанием толщин слоев и волновых сопротивлений выдерживаемых при данных ограничениях, а также с указанием опорных слоев для дифпар. Вы вообще моделировали топологию на перекрестные помехи и целостность сигналов или так, автоматом вставили резистивные матрицы одинакового номинала по всем линиям типа для "согласования"? Приведите фрагмент принципиальной схемы для ДДР, приложенной к вашему ответу. А заодно подскажите, вы проверяли плату после того как прошлись по ней автоматом? См. место обведенное кружком.

F

 

Верно.

Обсуждение работы многие участники воспринимают очень враждебно.

 

Вы не правы. Сами же сначала задали тон разовору. И как результат получили аналогичный ответ. Просмотрите еще раз как вы общались с людьми, не стоит удивляться, когда вам отвечают той же монетой. Ведь ответы вам тоже можно вопринимать двояко и предполагать смайлики везде и всюду. :rolleyes:

[PCBExp 0]

...А насчет 1 и 4-х ДДР вы не правы. И если вы так расуждаете, стало быть вам такую задачу решать не приходилось. Когда дело коснется 4-х ДДР вам придется вводить Т-образные разветвления, как для клоков, так и для всех остальных групп сигналов и равнять эти ответвления между собой, а также и проводники в самой дифпаре(чего у вас, кстати, не сделано). Одним COPY CIRCUIT вы здесь ничего не решите, который также надо с умом использовать. А на вашей картинке опять же изображена 1 микросхема. Дифпара видна, но также видно, что в местах, указанных стрелками, дифпара имеет разный зазор между проводниками, что будет влиять на волновое сопротивление в паре. В местах, где вы переходными отверстиями на дифпаре переходите с одного внешнего слоя на другой, у вас нет рядом ПО для сшивания опорных слове, по которым текут возвратные токи дифпар. В результате вы будете иметь петлевые антенны, работающие в соответствующих диапазонах частот. Вы проводили моделирование платы на излучение и электромагнитную совместимость? Приведите, пожалуйста картиночку для стека слоев ПП, с указанием толщин слоев и волновых сопротивлений выдерживаемых при данных ограничениях, а также с указанием опорных слоев для дифпар. Вы вообще моделировали топологию на перекрестные помехи и целостность сигналов или так, автоматом вставили резистивные матрицы одинакового номинала по всем линиям типа для "согласования"? Приведите фрагмент принципиальной схемы для ДДР, приложенной к вашему ответу. А заодно подскажите, вы проверяли плату после того как прошлись по ней автоматом? См. место обведенное кружком. ...

Приятно встретить мастера (которого сразу видно)

Я действительно ни разу не решал задачу соединения нескольких DDR к одному контроллеру. То что приходилось делать было по одной DDR на контроллер. Но думаю, что что если бы встретилось - это заняло бы просто больше времени. Что касаемо длин проводников - их равняет сама экпедиция (согласно допуску). В местах отмеченных стрелками Вами обнаружн оптичесий обман - при вставлении картинки в Paint. Специально выдернул еще раз. На счет отсутствия отверстий. Мы задавали этот религиозный вопрос Broadcomу - ответ был такой - сделайте как в рефдизайне и у вас будет работать (как у всех) и действительно работает. Слоев на плате 8. 1, 3, 6 и 8 - сигнальные. 2 и 5 земля. 4 и 7 питания. Сделано согласно завещанию Brodcom. Я мог бы вылить сюда толпу цифр, но даже если Вы вычислите грубейшую ошибку - ничего не изменится - железка уже производится и работает. Резистивные сборки поставлены и проводники проведены согласно рефдизайну. Схемы выложить не могу. Я не проходил по плате автоматом. Все сделано руками, а в месте обведенном кручком раздваивается сравнительно медленный сигнал. В схеме две ПЗУ. Та которая в PLCCшной панеле используется при загрузке - всего один раз. И на первой партии проблем не замечено. Тесты плате еще предстоят. На целостость сигналов не проверяли. Гиперлинксом владеем, но не до такой степени, чтобы после его рекомендаций все перелопачивать.

Изменено 18 декабря, 2009 пользователем PCBExp

[blackfin 16]

Я действительно ни разу не решал задачу соединения нескольких DDR к одному контроллеру. То что приходилось делать было по одной DDR на контроллер. Но думаю, что что если бы встретилось - это заняло бы просто больше времени.

Такое за три дня сделаете? =>

[PCBExp 0]

Такое за три дня сделаете? =>

Я где-то писал про 3 дня? За 4 -6 недель такое сделать можно. Еще раз медленно - за этот срок будут расставлены компоненты (согласно ранее прочитанным документам) настроены цепи, стекап, толщины, пары, проведены все цепи, натянуты все полигоны. Все проверено (само собой - файлы для производство в финале). И кстати, судя по ниткам от памяти (если это конечно память) T-соединений нет совсем. Халява! И . Бог свидетель! Рефдизайн на большой камень есть - он не может не есть - даже если он в растре или на бумаге. Его можно отсканить и смасштабировать. Потом затащить в ментор как образ (в пользовательский слой)- и положить на него как на ориентир и компоненты и цепи и отверстия...

Изменено 18 декабря, 2009 пользователем PCBExp

[doomer#gp 0]

You don't have to be peaky to keep data and address lines length pretty equal for DDR-I. For DDR-I the main thing you should pay attention, is clock signal distribution and impedance matching.

But for DDR-II, DDR-III it makes sense already.

I developed board with 6 DDR-I : two block x 3 IC (2 data + 1 ECC). I was running pretty well even without PLL zero-delay buffer on clock distribution paths.

 

blackfin

Tакое за три дня сделаете? =>

And what's on the bottom side? If it has nothing special, i think i handle it within a week.

 

Here's the board i can do within a week:

[НИИ Квант 0]

осталась незакрытой вакансия

Инженер-разработчик проектов ПЛИС (FPGA, Xilinx) (VHDL/Verilog)

 

з/п 50-60 тыс. руб до вычета налогов, с перспективой роста

Изменено 21 января, 2010 пользователем НИИ Квант

[Vadim 0]

осталась незакрытой вакансия

А чего так?

с перспективой роста

Точно с перспективой роста? Или с перспективой разговора о перспективах?