khlenar 5 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба Доброго всем здравия. Например на языке "С" программа состоит из главной функции main которая может включать в себя любые др. функции которые могут вкл. в себя тоже любые др. функции, ну и так далее. Я изучаю AHDL и здесь похоже структура несколько иначе. У меня вопрос . Можно ли на AHDL организовать программу подобно языку "С" или же здесь можно только вызывать уже готовые функции. Или же потом готовые блоки написанные на AHDL (или др.) собирать допустим в графическом файле? Может поделитесь кто как создает программу. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Yura_K 0 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба Доброго всем здравия. Например на языке "С" программа состоит из главной функции main которая может включать в себя любые др. функции которые могут вкл. в себя тоже любые др. функции, ну и так далее. Я изучаю AHDL и здесь похоже структура несколько иначе. У меня вопрос . Можно ли на AHDL организовать программу подобно языку "С" или же здесь можно только вызывать уже готовые функции. Или же потом готовые блоки написанные на AHDL (или др.) собирать допустим в графическом файле? Может поделитесь кто как создает программу. Но ведь есть Verilog, вроде как С-подобный.. У AHDL другая концепция. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khlenar 5 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба Но ведь есть Verilog, вроде как С-подобный.. У AHDL другая концепция. Да, я уже смотрю в сторону Verilog, но все же интересно как с помощью AHDL собирать сложные задумки. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
AlexZabr 0 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба Сорри, не совсем по теме вопроса, но не пойму зачем в наше время тратить время на изучение AHDL (имеется ввиду Альтеровский HDL ?). Я помню работал на нем в конце 90х, но только потому что только начал карьеру и в той фирме шли Альтеры и писали до меня на AHDLe. Сегодня мне кажется универсальные языки (VHDL, Verilog и его потомки) полностью вытеснили надобность в proprietary языках конкретных вендоров типа Альтеры... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khlenar 5 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба Сорри, не совсем по теме вопроса, но не пойму зачем в наше время тратить время на изучение AHDL (имеется ввиду Альтеровский HDL ?). Я помню работал на нем в конце 90х, но только потому что только начал карьеру и в той фирме шли Альтеры и писали до меня на AHDLe. Сегодня мне кажется универсальные языки (VHDL, Verilog и его потомки) полностью вытеснили надобность в proprietary языках конкретных вендоров типа Альтеры... AHDL довольно красивый и понятный и может быть как ассемблер для процессора(моё личное мнение), Verilog, тоже не плохой (я уже писал, что смотрю в его сторону), а VHDL мне не нравится, чувствую я его не пойму и он меня тоже ;) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
sazh 3 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба AHDL довольно красивый и понятный и может быть как ассемблер для процессора(моё личное мнение), Verilog, тоже не плохой (я уже писал, что смотрю в его сторону), а VHDL мне не нравится, чувствую я его не пойму и он меня тоже ;) Это язык высокого уровня, заточеный на железо. Но опираясь на него, из Квартуса и шага в сторону не ступите. И вариться будете в собственном соку. У Антонова лучше всего описано. http://webfile.ru/2420559 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dvladim 0 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба Можно ли на AHDL организовать программу подобно языку "С" или же здесь можно только вызывать уже готовые функции. Или же потом готовые блоки написанные на AHDL (или др.) собирать допустим в графическом файле? Может поделитесь кто как создает программу. Создается не программа, а схема. А схема состоит из модулей. По аналогии есть модуль верхнего уровня (top-level), выводы которого являются выводами вашей ПЛИС. А он состоит из других модулей или/и поведенческого описания. И так далее вглубь по иерархии. Но ведь есть Verilog, вроде как С-подобный.. У AHDL другая концепция. Концепция везде одинакова: модуль состоит из модулей, которые состоят из модулей, которые состоят из модулей и т.д. В конце концов из любого HDL описания получается одна и та же схема. Сегодня мне кажется универсальные языки (VHDL, Verilog и его потомки) полностью вытеснили надобность в proprietary языках конкретных вендоров типа Альтеры... Полностью согласен и поддерживаю. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khlenar 5 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба Это язык высокого уровня, заточеный на железо. Но опираясь на него, из Квартуса и шага в сторону не ступите. И вариться будете в собственном соку. У Антонова лучше всего описано. http://webfile.ru/2420559 Поэтому я параллельно изучаю и Verilog. Спасибо за книжку. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба Поэтому я параллельно изучаю и Verilog. Спасибо за книжку. ну тогда просто параллельно забейте на AHDL - искренне рекомендую Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khlenar 5 25 ноября, 2008 Опубликовано 25 ноября, 2008 · Жалоба ну тогда просто параллельно забейте на AHDL - искренне рекомендую Возможно на AHDL в дальнейшем писать не буду, но забить на него не могу, уважаю. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
tolik1 0 26 ноября, 2008 Опубликовано 26 ноября, 2008 · Жалоба Доброго всем здравия. Например на языке "С" программа состоит из главной функции main которая может включать в себя любые др. функции которые могут вкл. в себя тоже любые др. функции, ну и так далее. Я изучаю AHDL и здесь похоже структура несколько иначе. У меня вопрос . Можно ли на AHDL организовать программу подобно языку "С" или же здесь можно только вызывать уже готовые функции. Или же потом готовые блоки написанные на AHDL (или др.) собирать допустим в графическом файле? Может поделитесь кто как создает программу. Для начала Вы должны уложить в Вашей голове то, что VHDL, VERILOG итд - есть языки описания устройства и основное отличие от С, Pascal, Assembler итд не в синтаксисе а в реализации, то есть в том, что будет на выходе. А вложенные конструкции, которые в дальнейшем можно размножать существуют во всех языках(я про HDL языки) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
AlexZabr 0 26 ноября, 2008 Опубликовано 26 ноября, 2008 · Жалоба ну тогда просто параллельно забейте на AHDL - искренне рекомендую Согласен на все 100%. Не вижу никаких преймуществ кроме как привязки к Альтере (т.е. прймущество для маркетинга Альтеры). Для начала Вы должны уложить в Вашей голове то, что VHDL, VERILOG итд - есть языки описания устройства и основное отличие от С, Pascal, Assembler итд не в синтаксисе а в реализации, то есть в том, что будет на выходе. А вложенные конструкции, которые в дальнейшем можно размножать существуют во всех языках(я про HDL языки) И принцип concurrent выполнения того что описано в отличие от софта (C, Pascal и т.д.) где выполнение - последовательно. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khlenar 5 27 ноября, 2008 Опубликовано 27 ноября, 2008 · Жалоба Согласен на все 100%. Не вижу никаких преймуществ кроме как привязки к Альтере (т.е. прймущество для маркетинга Альтеры). И принцип concurrent выполнения того что описано в отличие от софта (C, Pascal и т.д.) где выполнение - последовательно. Я вижу для себя перспективный язык SystemVerilog , так как всю жизнь программировал на C, только вот не знаю, толи с него начать сразу, или же для начала классический Verilog изучить. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vadim 0 27 ноября, 2008 Опубликовано 27 ноября, 2008 · Жалоба Тоже недавно задавался этим вопросом перед переходом с VHDL на SV. Пересел таки :). Не надо изучать Verilog, не теряйте время, начинайте сразу c SV, потом легко разберетесь и с верилогом. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
khlenar 5 27 ноября, 2008 Опубликовано 27 ноября, 2008 · Жалоба Тоже недавно задавался этим вопросом перед переходом с VHDL на SV. Пересел таки :). Не надо изучать Verilog, не теряйте время, начинайте сразу c SV, потом легко разберетесь и с верилогом. Тогда вперед. Спасибо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться