Jump to content

    

С чего лучше начать VHDL или Verilog?

...VHDL более распостранён и при переносе проекта на другую технологию (из ПЛИС в БМК) вас могут попросить представить проект именно на нём...

 

А могут и не попросить :)

Вы кого-то конретно имеете в виду? Я в смысле фирмы изготовителя БМК.

Share this post


Link to post
Share on other sites
Вот что не надо учить это AHDL. По моему это тотже графический редактор только буквами.

 

:cranky:

 

А что ж такого плохого в графическом редакторе только буквами, если как тут уже было сказано (и с чем я полностью и категорично согласен)

 

... в конечном итоге все равно получается схема электрическая. Только рисуещь ее не ты, а синтезатор. А синтезатору ты говоришь как рисовать. Как объяснишь - так и нарисует....

Дело, конечно, не в редакторах и языках, а в правильности инж. решений, принимаемых в проекте, а редакторы и языки просто облегчают жизнь, и тут можно согласиться со 2-ой цитатой, но не с 1-ой.

Табличное задание функции, параметризация модуля, работа с конечными автоматами (FSM) - всё это присутствует в AHDL в отличие от граф. редактора. Если уж проводить аналогии, то AHDL - это ассемблер, VHDL или Verilog - языки высокого уровня, а на роль машинного кода ... Ну, да все уже поняли.

Share this post


Link to post
Share on other sites

VHDL и Verilog обычно оба поддерживаются. В документации по LEOSP и Synopsis приводятся примеры кодов на обоих языках. Не работал с VERILOG однако есть мнение, что Verilog более запутанный, VHDL проще, однако менее компактный. В общем, бросай монетку :)

Share this post


Link to post
Share on other sites
VHDL и Verilog обычно оба поддерживаются.  В общем,  бросай монетку :)

Не разбрасывайся монетами :) - пиши на VHDL. Verilog развмвался медленно и итеративно как фирменное решение частной компании. VHDL - более законченное решение, фактически Ада, адаптированная под нужды разработчиков железа. Как следствие, Verilog запутанне, сложнее для восприятия написанного кода. Из недостатков в VHDL я бы назвал только один - вытаскивание в testbench внутренних переменных описывается довольно громоздко. Хотя в ModelSim эта проблема элегантно решается через встроенную функцию. Я бы сказал, что VHDL в большей степени mainstream, Verilog остался на рынке лишь потому, что пришел на него первым.

Share this post


Link to post
Share on other sites
VHDL и Verilog обычно оба поддерживаются.   В общем,  бросай монетку :)

Не разбрасывайся монетами :) - пиши на VHDL. Verilog развмвался медленно и итеративно как фирменное решение частной компании. VHDL - более законченное решение, фактически Ада, адаптированная под нужды разработчиков железа. Как следствие, Verilog запутанне, сложнее для восприятия написанного кода. Из недостатков в VHDL я бы назвал только один - вытаскивание в testbench внутренних переменных описывается довольно громоздко. Хотя в ModelSim эта проблема элегантно решается через встроенную функцию. Я бы сказал, что VHDL в большей степени mainstream, Verilog остался на рынке лишь потому, что пришел на него первым.

:) Все в точности почти наоборот! :)

VHDL - заказное поделие, разработанное потому, что МО США этого захотелось (точно как и Ада) - военные всегда хотят единообразия и строевого порядка. Verilog хоть и появился чуть раньше (в 1983 году, если склероз не врет), но был закрытым вплоть до 1990 года, пока Каденс его не открыл. Итого, первый Стандарт на Verilog появился аж в 1995 году. С тех пор, как Verilog стал открытым он очень сильно распростанился и динамично развивался - в 2001 году вышел еще один стандарт - так и называется Verilog2001. Где-то на компе у меня валяется драфт на Verilog2005. Продолжением Verilog'а является SystemVerilog.

 

А что мы видим в VHDL? А ничего - как он появился, так и остался, ничего не меняется. И своему успеху он обязан как раз и именно тому. что к моменту его появления конкурентов у него совсем не было - он был один, альтернативы у пользователей не было. Его прототип в языках программирования - Ада - попал не на пустое место, ему пришлось бороться за "место под Солнцем". Результат мы видим - где она эта Ада?

 

И именно Verilog, когда стал открытым и доступным для массового использования (т.е. после 1990-го года) попал в ситуацию, где он должен себе был прорубить дорогу и завоевать признание при жесткой конкуренции со стороны VHDL, который был уже достаточно распростанен.

 

Что касается сложности и запутанности - то тут без сомнения VHDL с большим отрывом накрывает Verilog - более навороченного и запутанного языка, чем VHDL, придумать сложно. По крайней мере, Verilog вне всякого сомнения гораздо проще и легче в освоении.

 

А вообще, оба языка реализуют один и тот же уровень, те же парадигмы и концепции, отличия, по большому счету, синтаксические. Как между С и Паскалем (если брать не виртовский паскаль, а хотя бы тот, что в делфе). Поэтому замечание насчет "бросать монетку" было верным - тут больше рулят личные предпочтения. Паскалистам - VHDL, сишникам - Verilog.

Share this post


Link to post
Share on other sites

Вы же, батенька, сами пишите, что Verilog появился раньше :) И на рынок разработки ASIC он вышел раньше и всякие intel c amd и пр. его активно использовали. Стандартизаци же VHDL случилась гораздо раньше, чем Verilog, потому, что он и был изначально частным решением частной компании. Проникновенее Verilog на массовый рынок, видимо, тормозилось их худшими характеристиками по сранению с asic в то время, что не делало fpga привлекательными для больших дядей, продолжавших творить на Verilog. Сейчас ситуация другая, VHDL стабильный, хорошо спроектированный язык. А Verilog - темное наследие мрачного прошлого :) пытающиеся обесечить свое право на существование, аппелируя к славным победам прошлого (существующим наработкам). Согласен, что с технической точки зрения, языки аналогичны, поскольку и призваеы решать одну, довольно узкую, задачу. С точки же зрения маркетинга (т.е. вложения личного времени в овладение инструмента их добычи) VHDL выглядит более привлекательным. Если сравнивать с языками программирования в этом аспекте, VHDL - C, Verilog - Fortran.

Share this post


Link to post
Share on other sites

Про сходность решаемых задач и отличия в синтаксисе и так все сказано, так что совет простой:

взять исходники описанной на Verilog и VHDL одной и той же архитектуры со словестным описанием последней и представить себя на месте автора исходников :)

 

P.S. Один мой знакомый из числа преподавательского состава МИЭМ'а как-то сказал: "почему мы преподаем студентам VHDL, а не Verilog? А чтоб им, халявщикам, жизнь медом не казалась..."

Share this post


Link to post
Share on other sites

Абсолютно согласен.

Если будете изучать наоборот, то VHDL после Verilog ничего кроме отвращения не вызовет. А знать необходимо оба языка.

Share this post


Link to post
Share on other sites

Create an account or sign in to comment

You need to be a member in order to leave a comment

Create an account

Sign up for a new account in our community. It's easy!

Register a new account

Sign in

Already have an account? Sign in here.

Sign In Now
Sign in to follow this