[gosha-z 2]

Коллеги, а есть кто-нибудь, кто сейчас работает с FPGA от Microsemi (бывший Actel), конкретно с PolarFire в Libero SoC? Накопилась пачка вопросов, интересно обсудить.

[nice_vladi 1]

Ну, конкретно с PolarFire - нет. Но, вообще, пользовался продукцией компании

[StewartLittle 41]

Так, полуфлудом, полуоффтопом : главное отличие v12.3 - поддержка PolarFire SoC (где заявлены 5 аппаратных ядер RISC-V).  Только вот эти микросхемы (PolerFire SoC) еще не доступны для заказа.

Поэтому сейчас нет особого смысла гнаться за v12.3, все вполне хорошо едет и на v12.2 (в т.ч. синтезируемый RISC-V). Ну и SystemConsole сейчас можно использовать v6.1 (благо она вообще бесплатная).

Ну а вопросы-то в чем?

[gosha-z 2]

Вопрос: Смотрю на проект LAB6 от Эвереста, камень MPF300TS-1FCG1152I. Там клок 50MHz заводится на пин T9, который обозначен как GPIO219PB4/CLKIN_W_3/CCC_SW_CLKIN_W_3, то есть кормит "западные" CCC и только их, если верить Clocking Resources Guide. Но почему-то CCC, которую он тактирует, преспокойно сидит на месте PLL0_SE, до которой этот вывод вроде как дотягиваться вообще не должен. Кроме того, в проекте LAB6 этот порт сидит в I/O Editor в разделе I/O Ports, если я ставлю порт руками - он у меня в I/O Editor в разделе Block Ports, и не хочет садиться в I/O ибо doesn't contain IoCell macro. Как вывернуться из этой ситуации - в упорт не могу найти. Посадить явно этот порт "на место" в Chip Planner тоже не могу - Macro(s) is not compatible with location(s). Я в тупике.

[Shamil 2]

13 часов назад, gosha-z сказал:

Вопрос: Смотрю на проект LAB6 от Эвереста, камень MPF300TS-1FCG1152I. Там клок 50MHz заводится на пин T9, который обозначен как GPIO219PB4/CLKIN_W_3/CCC_SW_CLKIN_W_3, то есть кормит "западные" CCC и только их, если верить Clocking Resources Guide. Но почему-то CCC, которую он тактирует, преспокойно сидит на месте PLL0_SE, до которой этот вывод вроде как дотягиваться вообще не должен. Кроме того, в проекте LAB6 этот порт сидит в I/O Editor в разделе I/O Ports, если я ставлю порт руками - он у меня в I/O Editor в разделе Block Ports, и не хочет садиться в I/O ибо doesn't contain IoCell macro. Как вывернуться из этой ситуации - в упорт не могу найти. Посадить явно этот порт "на место" в Chip Planner тоже не могу - Macro(s) is not compatible with location(s). Я в тупике.

Надо просто вставить промежуточную цепь:
    wire ClkFromPinT9 /* synthesis syn_keep = 1 */;

    assign ClkFromPinT9 = PinT9;

Не знаю как с PolarFire,  в ProAsic3 разводит без проблем !

[gosha-z 2]

Самое интересное, что в LAB6 проекте (вот он) это сделано без подобных "прокладок".

[nice_vladi 1]

Не буду плодить темы, спрошу тут.

Знает ли кто-то, как в Libero увидеть ОБЩЕЕ время, затраченное на компиляцию?

Т.е. я запустить полный design flow - от синтеза до битстрима и хочу увидеть, сколько времени на это ушло.