[Kostochkin 0]

Здравствуйте.

Как в verilog приравнять все биты регистра переменной длины к 1 ?

Есть вариант без for?

В vhdl так : a <= (others => '1');

[iosifk 3]

18 минут назад, Kostochkin сказал:

Здравствуйте.Как в verilog приравнять все биты регистра переменной длины к 1 ?

{Width{1'b1}} // This is equivalent to 11111 ... 1  "Width" times

[Kostochkin 0]

6 minutes ago, iosifk said:

{Width{1'b1}} // This is equivalent to 11111 ... 1  "Width" times

Благодарю.

[ViKo 1]

~0

-1

'1 (SystemVerilog)