Перейти к содержанию
    

Обработка параметров в теле функции systemverilog

Приветствую!

4 minutes ago, Perdachillo said:

Думал, что неопределённое значение не равно любому другому значению и нет смысла обнулять его в начале. 

Для синтеза такое  не прокатит. Чтобы не нарываться на такое возьмите за правило самому контролировать инициализацию переменных. 

Кстати - даже если объявить как bit [N_INST_A-1:0][31:0] inst_a_position_about_inst_x; но не присваивать начальное значение перед началом вычислений то Qu все одно ругается. То есть   правило что bit переменные инициализируются 0 в этом случае не работает! :shok:  Интересно что об этом в стандарте есть. :scratch_one-s_head:

Успехов! Rob.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...