[andrew_b 14]

Цитата

If you have a visit with Xilinx and Altera these days and ask them about FPGA design methods above and beyond RTL, you’ll get very different answers. Xilinx will tell you they’re having great success with high-level synthesis (HLS). Altera will tell you that OpenCL is the wave of the future.

https://www.eejournal.com/article/20130312-highlevel/

Статья 2013 года.

[fguy 4]

On 10/8/2019 at 1:30 PM, dmitry-tomsk said:

Скорее всего, прикрутили свой гуй вместо эклипса к hls, sdsoc, sdaccel и объединили всё это под новым названием в целях рекламы как всегда. 

Вы абсолютно правы и картинка на офсайте сиё полностью подтверждает - новая оболочка заменит винегрет из sdsoc, sdaccel и sdnet для "особо одаренных", использующих ускорители для вычислений на ультра вертексах. В репе xilinx уже лежат исходники библиотек и примеров от vitis. А многострадальная вивада никуда не денется.

[alexadmin 0]

On 10/12/2019 at 2:17 PM, fguy said:

Вы абсолютно правы и картинка на офсайте сиё полностью подтверждает - новая оболочка заменит винегрет из sdsoc, sdaccel и sdnet для "особо одаренных", использующих ускорители для вычислений на ультра вертексах. В репе xilinx уже лежат исходники библиотек и примеров от vitis. А многострадальная вивада никуда не денется.

Особо меня бесило, что sdaccel/sdsoc ставили свою версию вивады в параллель установленной. Уж не знаю были ли там отличия, но вот подай отдельную инсталляцию (+30 гигов).

[RobFPGA 27]

Приветствую!

6 minutes ago, alexadmin said:

Особо меня бесило, что sdaccel/sdsoc ставили свою версию вивады в параллель установленной. Уж не знаю были ли там отличия, но вот подай отдельную инсталляцию (+30 гигов).

Всего-то? на фоне установленных у меня 6-ти рабочих версий Vivado +30 гигов  мелочь 

Удачи! Rob.

[alexadmin 0]

37 minutes ago, RobFPGA said:

Всего-то? на фоне установленных у меня 6-ти рабочих версий Vivado +30 гигов  мелочь 

6 это жестко. Я волевым усилием свел к трем (не считая ISE).

[Alex77 4]

Vitis Core Development Kit - 2019.2 

Important Information

 

Xilinx introduces the first release of the Vitis™ Unified Software Platform in 2019.2

• Unification of Xilinx SDK, SDSoC™ and SDAccel™ Development Environment into an all-in-one software platform for embedded software and application acceleration development
• Unified design methodology for Xilinx Embedded Processor Platforms and Data Center Accelerator Cards
• Vitis Core Development Kit 2019.2 Installation includes Vitis Compilers (V++), Host Compilers for ARM and x86 hosts, Vitis Analyzer
• Vitis Accelerated Libraries, Xilinx Runtime library(XRT) and Vitis Target Platforms Available as separate downloads
   

Learn More at : www.xilinx.com/vitis

Note: There will be no 2019.2 or future releases of Xilinx SDK, SDSoC and SDAccel Development Environment.

 

[gibson1980 0]

Цитата

6 это жестко. Я волевым усилием свел к трем (не считая ISE).

По сравнению с ..., ISE копейки вешает, или он у вас не один?

[Volkov 0]

[IP_Flow 19-2373] Cannot identify default part.
[IP_Flow 19-167] Failed to deliver one or more file(s).
В общем, проекты не импортируются, зря только время потратил. На форуме спецы ксалинкса молчат, как рыбы об лед.

[RobFPGA 27]

Приветствую!

2 hours ago, Volkov said:

[IP_Flow 19-2373] Cannot identify default part.
[IP_Flow 19-167] Failed to deliver one or more file(s).
В общем, проекты не импортируются, зря только время потратил. На форуме спецы ксалинкса молчат, как рыбы об лед.

Очень конкретный вопрос наверное задали. Вот и пишут подробный ответ 

Вангую  что у вас там свои IP корки есть в которых не заданны  все нужные типы FPGA part. А в 19.2  не поставили нужные. 

Удачи! Rob.       

[Nick_K 0]

Кстати интересный момент. Когда я занимался моделированием в версии 19.1, то в общем всё работало и почти не лагало (есть свои загоны с StackOwerflow для Java машины, но это совсем другая история), но вот интересности начали вылазить в 19.2... Собственно нашёл в проекте присвоение wire'ов в обратном направлении. На синтез это не влияло, но вот встроенный симулятор подкрутили.

З.Ы. Тоже есть всоё IP в проекте - проблем с миграцией не наблюдал.

[RobFPGA 27]

Приветствую!

20 minutes ago, Nick_K said:

Собственно нашёл в проекте присвоение wire'ов в обратном направлении.

Э... это как?   Поделитесь подробностями, интересно же всякие чудеса увидеть.  

Удачи! Rob.

[Nick_K 0]

1 hour ago, RobFPGA said:

Э... это как?   Поделитесь подробностями, интересно же всякие чудеса увидеть.

Это как-то так:

module my_reg #(
		parameter	p_len = 8)
	(
		input		i_clk,
		input		i_rst, i_ena,
		input		[p_len - 1 : 0] i_data,
		output		[p_len - 1 : 0] o_data);

	logic [p_len - 1 : 0] s_data;

	genvar i;
	generate
		for (i = 0; i <= p_len; i++) begin: generation

			assign i_data[i] = s_data[i]; // тут должно быть s_data = i_data
		
			FDRE #(
				.INIT(1'b0))	// Initial value of register (1'b0 or 1'b1)
			FDRE_inst (
				.Q(o_data[i]),	// Data output
				.C(i_clk),		// Clock input
				.CE(i_ena),		// Clock enable input
				.R(i_rst),		// Synchronous reset input
				.D(s_data[i])	// Data input
				);
		end
	endgenerate
endmodule

Это я для примера написал, т.к. собственно ошибочное присвоение было вынесено в макрос и не очевидно. Но работало и синтезировало без проблем

[fguy 4]

17 hours ago, Volkov said:

[IP_Flow 19-2373] Cannot identify default part.

Я тоже столкнулся с этой ошибкой. Проект был успешно импортирован, но при последующих попытках открыть вылезала сия ошибка в н-ных количествах и развести его не получалось. Для теста создал новый проект и после повторного открытия получил те же ошибки. В нагрузку к ней идет ошибка формирования ядра в хлс. Проблема решилась только с третьей установки. Возможно еще не нужно ставить поддержку тестовых чипов (ES) - очень хотелось глянуть как выглядит версаль. На сей момент офлайн пакет витиса на сайте не раздают.

Изменено 12 ноября, 2019 пользователем fguy

[RobFPGA 27]

Приветствую!  

Всего лишь присвоение входному порту?  Увы, чудо не получилось.  Это обычные будни  FPGA-шника.  Vivado  давно на это кладет болт c warning-ом 

// v2018.3 : 
WARNING: [Synth 8-6104] Input port 'ddd' has an internal driver [...../_temp_/src/test_module.sv:244]
// v2019.2 :
WARNING: [Synth 8-6104] Input port 'ddd' has an internal driver [...../_temp_/src/test_module.sv:244] 

В прочем так же как и ModelSim  

** Warning: .....\_temp_\src\test_module.sv(244): (vlog-2555) assignment to input port ddd

Но не переживайте - чудо еще случится  в вашей FPGA-шной жизни. 

Удачи! Rob.

[Volkov 0]

14 hours ago, RobFPGA said:

Приветствую!

Очень конкретный вопрос наверное задали. Вот и пишут подробный ответ 

Вангую  что у вас там свои IP корки есть в которых не заданны  все нужные типы FPGA part. А в 19.2  не поставили нужные. 

Удачи! Rob.       

Может и так. Исправил, установив все семейство седьмой серии. Похоже, коркам Арктикса не хватало.