[Lehin_05 0]

Не смог найти требования к выравниванию трассы до резисторов терминации (если такие есть конечно). На всех дизайнах, что видел, они никак не выравниваются. НО видел дизайн, где с DDR3 и point-to-point, трассы выравнены так, чтобы общая длина (от чипа до DDR3 + от переходного до Rvtt) была одинаковая. Вообще в официальных рекомендациях JEDEC кто-то видел требования в этой части?

[Uree 1]

То, что кто-то сделал такую работу, не означает, что она нужная. До тех пор пока резисторы не начнут принимать и передавать данные, выравнивать к ним сигналы нет смысла.

[Aner 3]

Что тут посоветовать, .. повторите основы для резисторов терминации. Не забудьте, если у вас DDR3 и высокие скорости, обеспечить правильное волновое в стеке.

[Lehin_05 0]

31 minutes ago, Uree said:

То, что кто-то сделал такую работу, не означает, что она нужная. До тех пор пока резисторы не начнут принимать и передавать данные, выравнивать к ним сигналы нет смысла.

Да мне просто даже интересно стало, человек зачем-то сделал данную работу. А вдруг были аргументы. Но скорее всего это связано с ограничениями среды разработки (для выравнивания длины учитывается полная "физическая" длина трассы, включающая участок до терминатора).

Quote

Что тут посоветовать, .. повторите основы для резисторов терминации. Не забудьте, если у вас DDR3 и высокие скорости, обеспечить правильное волновое в стеке.

Повторение никогда не помешает :) В данном случае было интересно, вдруг что-то изменилось в стандартах и теперь надо делать так.

 

Спасибо за отклик :)

[Volkov 0]

2 hours ago, Lehin_05 said:

Не смог найти требования к выравниванию трассы до резисторов терминации (если такие есть конечно). На всех дизайнах, что видел, они никак не выравниваются. НО видел дизайн, где с DDR3 и point-to-point, трассы выравнены так, чтобы общая длина (от чипа до DDR3 + от переходного до Rvtt) была одинаковая. Вообще в официальных рекомендациях JEDEC кто-то видел требования в этой части?

Видел такие требования, только не JEDEC  И смысл в этом -  обеспечить одинаковое время прохождения отраженного сигнала, и его уровень. 

[Uree 1]

При правильном согласовании отражений быть не должно, в этом как бы смысл терминации...

[Volkov 0]

13 minutes ago, Uree said:

При правильном согласовании отражений быть не должно, в этом как бы смысл терминации...

А они есть, заразы. Вот, нашел где я эти требования видел -

Intel strongly recommends routing DRAM loaded sections — TL5, TL6, TL7, TL9 and TL10 — the same length between command signals and their corresponding clock signals. Все Loaded секции.У JEDEC есть только требования к минимальной длине TL9 , TL10.

 

 

 

[Uree 1]

Без рисунка не видно о чем речь.

[Volkov 0]

1 hour ago, Uree said:

Без рисунка не видно о чем речь.

 

[Uree 1]

Загадочное что-то... почему TL2/TL3 и TL9/TL10 отдельные линии и что означают точки между ними? К чему конкретно относится эта топология(несколько чипов по разным сторонам платы, планка памяти в разъеме с внешней терминацией?!, что-то еще)?  Интересно было бы услышать хоть какой-то намек на обоснование этой рекомендации.

[EvilWrecker 0]

2 hours ago, Uree said:

Загадочное что-то... почему TL2/TL3 и TL9/TL10 отдельные линии и что означают точки между ними? К чему конкретно относится эта топология(несколько чипов по разным сторонам платы, планка памяти в разъеме с внешней терминацией?!, что-то еще)?  Интересно было бы услышать хоть какой-то намек на обоснование этой рекомендации.

Присоединяюсь к вопросу- на дуалранк не тянет(один терминатор), на кламшелл тоже, плюс вроде как показаны биты(???)- что за документ? Есть полная ссылка или один из NDA-protected?

[Volkov 0]

3 hours ago, Uree said:

Загадочное что-то... почему TL2/TL3 и TL9/TL10 отдельные линии и что означают точки между ними? К чему конкретно относится эта топология(несколько чипов по разным сторонам платы, планка памяти в разъеме с внешней терминацией?!, что-то еще)?  Интересно было бы услышать хоть какой-то намек на обоснование этой рекомендации.

Точки - это переходные отверстия. Топология относится к контрол, и команд группам, 64 бит DDR3L (8 бит чип).

Если просимулировать это дело в нуперлинксе, то уровень ringback -  минимальный при длине L9+L10, равной длине сегментов TL3-TL7.

 

[Aner 3]

Как и положено Rtt стоит в конце линии и согласует ее окончание по волновому. Там еще момент важности трассы VTT до SoC VTT чипа соотв. пинов. А отводы от согласовонной линии сделаны линиями с индуктивностями компенсаций, учитывающие их длину и волновое. 

[Volkov 0]

TL3 - это neck-down. Документ под НДА, да и там особо нет ничего такого интересного.

[EvilWrecker 0]

21 minutes ago, Volkov said:

TL3 - это neck-down. Документ под НДА, да и там особо нет ничего такого интересного.

Насколько можно понять это 100% не DIMM а memory down, поскольку такое не может быть для планки

Есть ли скриншот топологии реальной, не из секретного документа? Если TL3 это neck, то что тогда TL4 и далее? TL4 везде одинакова для вех ветвей, верно? Это мультиранковая система или нет(не понимаю нейминги сигналов)?