[jenya7 0]

Есть два проекта в Квартусе. Проекты почти одинаковы, разница ну может пару сигналов.

Один проект компилируется за 10 минут, другой - за два часа.

Тот который за два часа пишет

Quote

Info (188005): Design requires adding a large amount of routing delay for some signals to meet hold time requirements, and there is an excessive demand for the available routing resources. The Fitter is reducing the routing delays of some signals to help the routing algorithm converge, but doing so may cause hold time failures. For more information, refer to the "Estimated Delay Added for Hold Timing" section in the Fitter report.

ну и после компиляции я иду в репорт. но как оттуда можно понять что берет так много времени?

Изменено 24 октября, 2018 пользователем jenya7

[Yuri124 1]

Может, случайно сигналтапы разные к этим проектам прикручены. Или разное число к-л блоков (памяти, например).

Или каждый из этой пары сигналов - широченная шина...

Еще у товарища был косяк с циклами внутри проекта - по недосмотру генерировалась дикая схема.

Изменено 24 октября, 2018 пользователем Yuri124

[jenya7 0]

15 hours ago, Yuri124 said:

Может, случайно сигналтапы разные к этим проектам прикручены. Или разное число к-л блоков (памяти, например).

Или каждый из этой пары сигналов - широченная шина...

Еще у товарища был косяк с циклами внутри проекта - по недосмотру генерировалась дикая схема.

 

я  сигналтап не вставлял в проекты. в одном из компонентов есть большой блок РАМ и есть подозрение что он не компилируется правильно. но в обоих проектах компонент скомутирован на те же сигналы.

 

открыл Estimated Delay Added for Hold Timing в обоих проектах. сравнил. нет больших различий.

Изменено 25 октября, 2018 пользователем jenya7

[Flip-fl0p 4]

3 минуты назад, jenya7 сказал:

я  сигналтап не вставлял в проекты. в одном из компонентов есть большой блок РАМ и есть подозрение что он не компилируется правильно. но в обоих проектах компонент скомутирован на те же сигналы.

Если большой блок RAM описан некорректно - то Quartus будет честно раскидывать его в логике, а не в блочной памяти. А теперь представьте сколько логических ячеек будет занимать этот блок ? А если ещё и FPGA "толстая" ? Так-что не удивительно, что Quartus на долгое время задумается.

Из советов - возьмите блок RAM и примените его как мегафункцию, которая будет однозначно синтезироваться на блочной памяти.

[jenya7 0]

1 hour ago, Flip-fl0p said:

Если большой блок RAM описан некорректно - то Quartus будет честно раскидывать его в логике, а не в блочной памяти. А теперь представьте сколько логических ячеек будет занимать этот блок ? А если ещё и FPGA "толстая" ? Так-что не удивительно, что Quartus на долгое время задумается.

Из советов - возьмите блок RAM и примените его как мегафункцию, которая будет однозначно синтезироваться на блочной памяти.

вопрос почему в одном проекте этот блок РАМ компилируется правильно а в другом нет.

[Flip-fl0p 4]

Только что, jenya7 сказал:

вопрос почему в одном проекте этот блок РАМ компилируется правильно а в другом нет.

Возможно разные настройки проекта. 

 

[jenya7 0]

resource utilization - реально полезный репорт. с ним я нашел проблему.

[Flip-fl0p 4]

5 минут назад, jenya7 сказал:

resource utilization - реально полезный репорт. с ним я нашел проблему.

И в чём же проблема ?

[jenya7 0]

1 hour ago, Flip-fl0p said:

И в чём же проблема ?

похоже я поспешил радоваться. но проблема что во второй проект добавились два модуля

  |sld_hub:auto_hub|

  |sld_signaltap:auto_signaltap_0|

Изменено 25 октября, 2018 пользователем jenya7

[Yuri124 1]

 

 

 

22 minutes ago, jenya7 said:

во второй проект добавились ...

  |sld_signaltap:auto_signaltap_0|

Посмотрите частоту тактирования этого модуля и частоту, на которой работают захватываемые сигналы. Если они не синхронные - то добавляется работа в попытке соблюсти тайминги.

[jenya7 0]

вобщем урал все лишнее. сравниваю репорты - тот который компилируется два часа выглядит даже лучше. дурдом какой то.

[Yuri124 1]

Сравните все-все настройки Квартуса по компиляции - может, пытается уложить в минимум пространства/минимум потребления энергии.

Ну и констрейны могут повлиять - что с рабочими частотами?

 

[jenya7 0]

1 hour ago, Yuri124 said:

Сравните все-все настройки Квартуса по компиляции - может, пытается уложить в минимум пространства/минимум потребления энергии.

Ну и констрейны могут повлиять - что с рабочими частотами?

 

вообще констрейновские файлы отличаются. но тот который два часа в принципе пустой, по идее легче компилироваться должен. частоты - в том который за 10 минут из ПЛЛ идут на компоненты, а тот который за два часа напрямую с внешнего пина.

 

Фига се! клок одного компонента был подключен не к пину а к ПЛЛ. поменял на внешний пин - скомпилировалось за пару минут. дичь!

Изменено 25 октября, 2018 пользователем jenya7

[Yuri124 1]

1 minute ago, jenya7 said:

пустой, по идее легче компилироваться должен

Не скажите. Если кристалл забит близко под завязку, а частоты близки к предельным, то труднее развести.

Сигналтап пробовали отключать?

Если не секрет - что за кристалл, и какие частоты?

[jenya7 0]

1 hour ago, Yuri124 said:

Не скажите. Если кристалл забит близко под завязку, а частоты близки к предельным, то труднее развести.

Сигналтап пробовали отключать?

Если не секрет - что за кристалл, и какие частоты?

MAX10. Частота с внешнего пина 50М. С ПЛЛ формирую три частоты 100, 120, 150 мега.

клок одного компонента был подключен не к пину а к ПЛЛ. поменял на внешний пин - скомпилировалось за пару минут