[Herasim 0]

Добрый день коллеги, интересует Ваша точка зрения. Если две PLL типа ltc6946 тактируются (по входу REF) от одного высокостабильного генератора, каков будет разброс фаз выходных колебаний этих двух PLL ?

Будет ли этот разброс фаз случайным или же он жестко привязан к входной опоре? И будет ли это разброс фаз зависеть от разброса номиналов в ФНЧ и разного времени прошивки по SPI (сначала шьется первый PLL затем второй)?

Спасибо за ответы. 

[MegaVolt 25]

4 hours ago, Herasim said:

Добрый день коллеги, интересует Ваша точка зрения. Если две PLL типа ltc6946 тактируются (по входу REF) от одного высокостабильного генератора, каков будет разброс фаз выходных колебаний этих двух PLL ?

Будет ли этот разброс фаз случайным или же он жестко привязан к входной опоре? И будет ли это разброс фаз зависеть от разброса номиналов в ФНЧ и разного времени прошивки по SPI (сначала шьется первый PLL затем второй)?

Спасибо за ответы. 

В теории должен быть некий фиксированный небольшой сдвиг фаз из-за не идентичности микросхем, разных порогов срабатывания входных элементов и пр....
Но в реальности есть ещё фазовый шум. Т.е. фазы двух сигналов будут плавать между собой стремясь быть синхронными. На сколько большим будет максимальный разбег фаз я сказать не возьмусь.

[krikkit.skig 0]

К вышесказанному добавлю, что в случае, если частота на выходе ФАПЧ меньше, чем опорная частота, то фазы на выходах ФАПЧей могут отличаться на случайное дискретное значение, кратное 360°*Fout/Fref.

 

 

Например, если выходная частота в два раза меньше, чем входная, фазы на выходах ФАПЧей могут отличаться на 180°:

.

Изменено 15 октября, 2018 пользователем krikkit.skig

[MegaVolt 25]

18 minutes ago, krikkit.skig said:

Например, если выходная частота в два раза меньше, чем входная, фазы на выходах ФАПЧей могут отличаться на 180°:

 

Тут не 180. Тут или 90 или 270. А так да замечание верное. Мне просто в голову не приходило  использовать PLL для генерации частот ниже опорной.

[khach 33]

Поскольку фичи phase resync как у новых синтезаторов AD у этой микросхемы нет, то фаза может быть любой ( с точностью до состояния делителя). Поставьте на выходе синетзаторов фазовый детектор и заведите ОС  по фазе на опору одного из синтезаторов используя упрпвляемую линию задержки на варикапах например.

Ну или разницу фаз каждый раз учитывать в цифре при обработке сигнала можно.

[Herasim 0]

9 minutes ago, khach said:

Поскольку фичи phase resync как у новых синтезаторов AD у этой микросхемы нет, то фаза может быть любой ( с точностью до состояния делителя). Поставьте на выходе синетзаторов фазовый детектор и заведите ОС  по фазе на опору одного из синтезаторов используя упрпвляемую линию задержки на варикапах например.

Ну или разницу фаз каждый раз учитывать в цифре при обработке сигнала можно.

фаза может быть любой ( с точностью до состояния делителя)  Если не сложно поясните эту фразу пожалуйста, что значит до состояния делителя? разве делитель срабатывает не по фронту входного (RF) сигнала? в какой момент фаза разбег может набрать?

[Herasim 0]

если делитель RF = 200? то разбег фаз будет в пределах 1/200 ??

 

Изменено 15 октября, 2018 пользователем Herasim

[MegaVolt 25]

2 hours ago, Herasim said:

Если не сложно поясните эту фразу пожалуйста, что значит до состояния делителя? разве делитель срабатывает не по фронту входного (RF) сигнала? в какой момент фаза разбег может набрать?

Это значит что сдвиг будет любой начиная от 1/200 до 199/200
Вот только это как я понимаю относиться к делителю между выходом и входом фазового детектора. 

[Tano 0]

  На соседней ветке была ссылка. Но её не нашёл. Поэтому прикрепляю сам документ. В нём  со стр. 16 и далее рассматривается более развесистый вариант: из 4х ФАПЧей...

Kai_Rohm_-_Inside_the_all_ADI_3_GHz_Signal_Analyzer.pd

[Herasim 0]

18 minutes ago, Tano said:

  На соседней ветке была ссылка. Но её не нашёл. Поэтому прикрепляю сам документ. В нём  со стр. 16 и далее рассматривается более развесистый вариант: из 4х ФАПЧей...

Kai_Rohm_-_Inside_the_all_ADI_3_GHz_Signal_Analyzer.pd

Спасибо за ответы. Там говорится про

Phase Adjust и PLL ractional-N or integer-N. Но для более простых PLL с integer-N, не понятна жесткость связи фазы  выходного сигнала с фазой опорного сигнала. и если она разбросана в пределах определяемых делителем RF, то почему?

[Tano 0]

Just now, Herasim said:

Спасибо за ответы. Там говорится про

Phase Adjust и PLL ractional-N or integer-N. Но для более простых PLL с integer-N, не понятна жесткость связи фазы  выходного сигнала с фазой опорного сигнала. и если она разбросана в пределах определяемых делителем RF, то почему?

На фазовом детекторе сравниваются две фазы - опорной частоты и поделённой выходной. Само применение фазового детектора говорит о том что сравнивающиеся частоты должно быть приблизительно равны. Иначе ФД "залипнет" в каком-нибудь крайнем положении, или будет выдавать разностную частоту. После ФД обычно стоит ПИ фильтр и его интегральная составляющая следит за  нулём фазы на выходе ФД, а следовательно и фазой  выходного сигнала. Как-то так...