SergeySoG 0 March 17, 2018 Posted March 17, 2018 · Report post Всем добрый день. Добрались до того момента когда внутренней памяти не хватило на LPC и поставили внешнюю SDRAM на 128 Мбит с организацией 1Mx32x4 banks. Соответственно SDRAM раньше не трассировали и появились вопросы которые хотелось бы задать опытным товарищам. 1. Все апноты, и от NXP и от MICRON говорят что хорошо будет работать минимум на 6-и слойной плате с 3-я или 4-я сигнальными слоями с контролем импеданса. В случае с микроновским апнотом ещё понятно, там и для DDR рекомендации. Плата большая, процессор в корпусе BGA256, раньше было 4 слоя теперь судя по всему будет 6 слоёв и сборка не типовая для резонита. Отсюда вопрос - насколько будет работоспособна память если её трассировать на 4-х слоях? Частота памяти 102МГц планируется. Насколько точно нужно выравнивать линии для такой памяти и контролировать импеданс? Пока приняли решение сделать трассировку на 6-и слоях по всем рекомендациям, но хотелось бы потом на 4 слоя перевести если возможно 2. Стекап платы Во всех апнотах приведён 6-и слойный и он естественно не совпадает с типовой сборкой резонита. Составляю стек сам из материалов которые есть в табличке резонита. У меня получается вот так Правильный ли я выбрал стек для этого применения? По трассировке должно получаться что слои L1 и L3 должны быть с контролем импеданса относительно слоя L2 - GND, а слои L4 и L6 быть с контролем импеданса относительно L5-Power Vcc. Если верить калькулятору Saturn PCB Toolkit при таком стэке буду использовать следующие линии. Для клока апнот от NXP допускает от 60 до 80Ом. Используем линии 0,2 мм с импедансом около 70 Ом Для всего остального используем линии 0,11мм с импедансом около 87 Ом 3. Пишут что если трассы данных длиннее 1,5", надо ставить терминаторы у памяти по 22 Ом. У нас пока получается по 49 мм примерно. То есть чуть меньше чем 2". Обязательно терминаторы добавлять? В 2-х отладочных платах память без терминаторов. В одном случае линии могут быть короткими, во втором стоит примерно как у нас но терминаторов нет В общем если сделаю по апнотам с параметрами как написал - заработает? Если болт на рекомендации положить и только выравнять линии и забить на импеданс и сделать на стандартном стэке резонита или вообще на 4-х слойной сколько шансов что будет работоспособно? Про плохой путь чисто практический интерес. Лично видел серийную SRAM на частоте около 80 МГц и там шина адреса и данных разведена очень длинно и с кучей ветвлений и работает безсбойно. Но там SRAM асинхронная, а не SDRAM Предварительная черновая трассировка И ещё вот что не до конца понял. Пишут что EMC процессора потянет от 60 до 100 Ом импеданс, а потом пишут что клоку 65-66 Ом делать, а остальному 80. Правильно ли я понимаю что работать будет в любом случае если импеданс любой линии будет от60 до 100 и главное что бы в группе сигналов импеданс был одинаков, а какой он не сильно роль играет? Quote Share this post Link to post Share on other sites More sharing options...
_Sergey_ 3 March 17, 2018 Posted March 17, 2018 · Report post 100Мгц сложно сделать неправильно. Имхо, 4 слоя вполне пригодны. Крайние сигнальные, в середине питание и земля. Разбежка по длине может быть около 100мм, а то и поболее. Импеданс здесь ещё роли не играет. Quote Share this post Link to post Share on other sites More sharing options...
skripach 1 March 17, 2018 Posted March 17, 2018 · Report post 100Мгц сложно сделать неправильно. Имхо, 4 слоя вполне пригодны. Крайние сигнальные, в середине питание и земля. Разбежка по длине может быть около 100мм, а то и поболее. Импеданс здесь ещё роли не играет. +1 Главное с перемешиванием сигнальных линий не накосячить , а так надо постараться чтоб не работало. Quote Share this post Link to post Share on other sites More sharing options...
SergeySoG 0 March 19, 2018 Posted March 19, 2018 · Report post Благодарю за ответы, я этои вопросы задал так как получил некий диссонанс. В интернетах люди пишут что 100 МГц испортить ещё постараться надо, а в апноте от производителя всё серьёзно как на DDR минимум 6 слоёв, контроль волнового, выравнивание. Получается что производитель тупо перестраховывается и даёт рекомендации такие что при их соблюдении работать будет точно с огромным запасом, и не ориентируется на вопросы увеличения стоимости при их выполнении ? Quote Share this post Link to post Share on other sites More sharing options...
_Sergey_ 3 March 19, 2018 Posted March 19, 2018 · Report post Благодарю за ответы, я этои вопросы задал так как получил некий диссонанс. В интернетах люди пишут что 100 МГц испортить ещё постараться надо, а в апноте от производителя всё серьёзно как на DDR минимум 6 слоёв, контроль волнового, выравнивание. Получается что производитель тупо перестраховывается и даёт рекомендации такие что при их соблюдении работать будет точно с огромным запасом, и не ориентируется на вопросы увеличения стоимости при их выполнении ? Производитель не уверен, что правильно оценивает нижнюю границу возможностей конечных юзеров в РСВ-дизайне. Quote Share this post Link to post Share on other sites More sharing options...
_pv 27 March 19, 2018 Posted March 19, 2018 · Report post в случае когда память как у вас прям рядом с МК я бы и выравниванием для SDR на 100 МГц не заморачивался бы, пользы от него там никакой, кроме вреда :) 50мм по плате это 250пс, сколько там фронты у вашего 100МГц сдрама? 1нс, какой вообще импеданс тогда. не как руководство к действию, да и с bga всё равно не получится, но просто как пример, вот была такая плата, blackfin one, http://www.rowetel.com/?p=20 (с blackfin.uclinux.org проект куда-то потерялся). там блэкфин и 133МГц сдрам на двухслойке вполне себе работали. Quote Share this post Link to post Share on other sites More sharing options...
_Sergey_ 3 March 19, 2018 Posted March 19, 2018 · Report post Есть ещё более показательный пример, приводил в другой теме.. там ддр2 и провода висят в воздухе из-за неправильной(!) схемы. Надо думать, что производители процессора и памяти не будут приводить этот дизайн в качестве примера. Quote Share this post Link to post Share on other sites More sharing options...
SergeySoG 0 March 20, 2018 Posted March 20, 2018 · Report post Всех благодарю за ответы - вопрос сильно прояснился. Плату сделали, думаю работать будет если не накосячили схемотехники Quote Share this post Link to post Share on other sites More sharing options...
megajohn 1 September 16, 2020 Posted September 16, 2020 · Report post извиняюсь за поднятие чужой темы, есть в догонку такие ламерские вопросы: 1. линии DATA вполне можно менять между собой для удобства трассировки ? А также линии ADDR ? 2. есть все линии DATA получились к примеру 40мм, то ADDR, CKE, CLK, WE, CS, CAS, RAS, DQM, BA тоже должны быть примерно такой же длины или нет ? Quote Share this post Link to post Share on other sites More sharing options...
aaarrr 29 September 16, 2020 Posted September 16, 2020 · Report post 36 minutes ago, megajohn said: 1. линии DATA вполне можно менять между собой для удобства трассировки ? А также линии ADDR ? Данные - в пределах октета. Адреса менять чревато. 36 minutes ago, megajohn said: 2. есть все линии DATA получились к примеру 40мм, то ADDR, CKE, CLK, WE, CS, CAS, RAS, DQM, BA тоже должны быть примерно такой же длины или нет ? Не обязательно. Quote Share this post Link to post Share on other sites More sharing options...
megajohn 1 September 18, 2020 Posted September 18, 2020 · Report post https://groups.google.com/g/sci.electronics/c/eVMPg_4l70M?pli=1 вот еще ссылочку прикреплю, вдруг кому интересно будет почитать по теме Quote Share this post Link to post Share on other sites More sharing options...
dimka76 15 September 18, 2020 Posted September 18, 2020 · Report post 1 hour ago, megajohn said: https://groups.google.com/g/sci.electronics/c/eVMPg_4l70M?pli=1 вот еще ссылочку прикреплю, вдруг кому интересно будет почитать по теме просит войти в гугл аккаунт, иначе не отображает Quote Share this post Link to post Share on other sites More sharing options...
nat 0 June 27, 2022 Posted June 27, 2022 · Report post Приветствую. Подскажите, пожалуйста, по поводу lenght match для lpddr4: Все ли пины (D(DQ), DM, DQS, A, CLK, CKE, CSnX) с ОЗУ должны иметь одинаковую длину или какие-то пины могут иметь разные? Какое разделение идет для lenght match? Привожу desing guide, с которым работала - http://opensource.rock-chips.com/images/d/d1/RK3399_Design_Guide_V1.0_20170420.pdf (со страницы 93) Quote Share this post Link to post Share on other sites More sharing options...
aaarrr 29 June 28, 2022 Posted June 28, 2022 · Report post Длины выравниваются внутри групп: данные (DQ, DM, DQS, для каждого байта своя группа) и управление (CA, CS, CKE, CK). Для RK3399 есть документ с задержками сигналов в корпусе. Quote Share this post Link to post Share on other sites More sharing options...
Arlleex 55 June 28, 2022 Posted June 28, 2022 · Report post 4 часа назад, aaarrr сказал: Длины выравниваются внутри групп... А в DDR4 преемственность от DDR2 в отношении свапа байтов в слове и битов в байте осталась или нет? Quote Share this post Link to post Share on other sites More sharing options...