[warrior-2001 0]

Крайний раз временное моделирование запускал, когда не было уверенности в корректной работе TimeQuest. Как раз Quartus 10 вышел. После этого ещё ни разу не было, чтобы TimeQuest сказал, что всё ок, а в железе были трудности. Хотя было разок - я сам с констрейнтами накосячил...

Так что смысла во временнОм моделировании уже для подавляющего большинства случаев нет! К тому же всё чаще используются готовые корки от вендоров - их моделирование уж точно избыточно.

[dvlwork 0]

11 часов назад, dxp сказал:

Это актуально, например, когда вы разрабатываете свою топологию - ASIC пилите. А в случае с ПЛИС этот этап за вас уже сделал вендор

И в чем принципиальная разница?

И там и там (ASIC/FPGA) STA сошёлся. Почему для ASIC моделирование с SDF имеет смысл, а для FPGA - нет?

[yes 5]

12 hours ago, dxp said:

1. ... А в случае с ПЛИС этот этап за вас уже сделал вендор ....

присоединяюсь к предыдущему вопросу - АЗИК вендор тоже сделал просто дофига всего. и точно так же STA для АЗИКа удовлетворено. и тулзы для АЗИКа гораздо более "прувен" чем для альтеры. в чем разница?

ну и да, при временном моделирование проверяются временные констрейны на пины и мультисайклы, все-таки clock я готов доверить тулу. у меня еще часть констрейнов пишеться не мной - разбираться в tcl-е лень, поэтому мне проще посмотреть диаграммы  (ну и STA, конкретно в таймквесте - там картинки для легкости восприятия, можно, но по моему, картина в целом видна при моделирование, а в STA нужно уже знать, куда смотреть)

повторюсь, что при "межотдельных" вопросах - а корректно ли работает ПЛИС, когда есть непонятный глюк и все пытаются найти соринку в чужом глазу :) вейформы гораздо лучше, чем тайминг пасы

-------------------

да настоящие покрытие для ПЛИС с sdf-ом слишком трудозатратно, чтобы его пилить - проще в плисину засунуть и посмотреть "в железе". но когда тестбенч уже есть (длч АЗИКа делаем много похожего и минимальные переделки нужны), глюк очень редкий и в реалтайме ловятся только отдаленные последствия. понятно, что поймать такой глюк на модели совсем не просто.

--------------------

моя претензия в том, что не зависимо пользую я инструмент или не пользую, меня лишили такой возможности. и может потом Латтис или Актел у которых STA вьювер сильно проще, тоже так сделают...

 

[dxp 34]

13 часов назад, dvlwork сказал:

И в чем принципиальная разница?

И там и там (ASIC/FPGA) STA сошёлся. Почему для ASIC моделирование с SDF имеет смысл, а для FPGA - нет?

Принципиальная разница в том, что при проектировании ASIC вам придётся выполнять этап размещения элементов на кристалле (наподобие того, как дизайнеру PCB приходится размещать ЭРИ на плате), при этом выбор местоположения элементов и трассировка связей являются непростыми процессами и тут весьма полезно проверять пути прохождения сигналов по времянкам. При этом именно важны задержки (и на симуляторе их хорошо видно), а не смысл самих этих сигналов (как при функциональном моделирование). Когда этот этап выполнен, можно прогнать STA для проверки. Но на этапе размещения и трассировки элементов и связей микросхемы временнОе моделирование STA не заменит. 

В ПЛИС же у вас уже готовая микросхема, где всё размещено, связи проложены, тактовые деревья спроектированы и отбалансированы, и всё это сделано вендором, который использовал для этого временнОе моделирование. Вам же остаётся только "наполнить жизнью" эту готовую структуру и проверить, удовлетворяют ли тайминги, для этого прекрасно подходит STA.

[RobFPGA 27]

Приветствую!

Анализ логов STA не заменит полностью моделирования с времянкой после P&R,  так как последнее служит так же и проверкой правильности и полноты задания констрэйнов!  И в серьезных проектах post-P&R симуляция со сравнением результатов с результатами функциональной симуляции один из этапов верификации дизайна. 

Удачи! Rob.

[yes 5]

9 hours ago, dxp said:

Принципиальная разница в том, что при проектировании ASIC вам придётся выполнять этап размещения элементов на кристалле (наподобие того, как дизайнеру PCB приходится размещать ЭРИ на плате),

в своей практике я ни разу не видел, чтобы бэкенд размещал ячейки руками, для современных (от 180 нм) технологий это делает тайм-дривен плейсер, абсолютно так же как и для ПЛИС, есть ряды, в которых размещаются стандарт целы стандартной ширины, "глубина" цела роли не играет, так как ряды на одинаковом расстоянии, выравнивается по одному краю - то есть разница с размещением LE мала. руками задаются области размещения элементов иерархии - типа pblock-ов в ПЛИС.

ну и естественно STA работает все время. наверно и руками когда размещаешь, STA работает (я с бэкендными тулзами мало имел дело - только посмотреть) - как иначе?

есть отличия в трассировке -то есть может выбираться ячейка с разной мощностью выхода, могут вставляться дополнительные буфера... в принципе, это проверяется формальными чекерами - не нарушилась ли логика в результате работы оптимизатора, то есть тоже временное моделирование не обязательно...

[StewartLittle 41]

Lattice официально анонсировал новое семейство CrossLink Plus (грубо говоря - флэщовый CrossLink):
http://www.latticesemi.com/en/Products/FPGAandCPLD/CrossLinkPlus
http://www.latticesemi.com/About/Newsroom/PressReleases/2019/201927CrossLinkPlus
http://www.latticesemi.com/Blog/2019/09/27/21/22/CrossLinkPlus

 

Соответственно, для Diamond 3.11 выпущен Service Pack 1 (с поддержкой CrossLink Plus) :
http://www.latticesemi.com/en/Products/DesignSoftwareAndIP/FPGAandLDS/LatticeDiamond

[1891ВМ12Я 0]

On 8/21/2019 at 12:02 PM, StewartLittle said:

В Lattice Diamiond имеется встроенная OEM - версия Aldec ActiveHDL. Самое простое - использовать ее.

Некоторой проблемой может быть то, что для работы с ECP3 нужна платная лицензия на Diamond. Но, во-первых, эта проблема решается русским народным способом. А во-вторых, насколько я помню, на ActiveHDL это ограничение не распространяется

Вернулся к данной проблеме, уже полез за отдельным ActiveHDL, и тут обнаружил что в версии для Windows есть встроенный ActiveHDL Lattice Edition. Лицензия на Versa ECP3 есть. Получается, версии Windows и Linux не обладают равным набором возможностей, плохо. Попытки разобраться как воткнуть поддержку Lattice в Modelsim не привели меня к успеху, интернет всё же молчит на эту тему.

[wolfman 0]

31 минуту назад, AVR сказал:

Получается, версии Windows и Linux не обладают равным набором возможностей, плохо. Попытки разобраться как воткнуть поддержку Lattice в Modelsim не привели меня к успеху, интернет всё же молчит на эту тему.

Это видимо потому, что ActiveHDL существует только под Винду.

Т.е. либо использовать Винду, либо виртуальную машину или Вайн.

Если не ошибаюсь, то в свое время запускал ActiveHDL под Вайн.

 

[des00 25]

8 hours ago, AVR said:

Попытки разобраться как воткнуть поддержку Lattice в Modelsim не привели меня к успеху, интернет всё же молчит на эту тему.

эммм, в смысле как скомпилировать технологические библиотеки примитивов? дык это в хендбуке на софт есть) скомплировать, прописать в modelsim.ini и все. а другой поддержки и нет по сути, движок моделирования то один

[StewartLittle 41]

16 часов назад, AVR сказал:

Попытки разобраться как воткнуть поддержку Lattice в Modelsim не привели меня к успеху, интернет всё же молчит на эту тему.

Да ладно!

http://www.latticesemi.com/en/Support/AnswerDatabase/3/7/3/3739

 

Первоисточник:  Diamond 3.11 SP1 Help -  "For details about using this command, refer to “Simulation Libraries Compilation Tcl Command” on page 2585."

[1891ВМ12Я 0]

2 hours ago, StewartLittle said:

http://www.latticesemi.com/en/Support/AnswerDatabase/3/7/3/3739

Первоисточник:  Diamond 3.11 SP1 Help -  "For details about using this command, refer to “Simulation Libraries Compilation Tcl Command” on page 2585."

Спасибо, теперь процесс предельно понятен. Всё оказывается просто, я плохой "искун"

[RYury 0]

столкнулся с другой проблемой: если с перекомпиляцией библиотек примитивов Lattice под ModelSim все хорошо, то как быть с библиотекой blackbox? Исходники закодированы, перекомпилить не получается, а то что есть - видимо в старом формате. Может есть где-то новые библиотеки blackbox ?

[yes 5]

вопрос, наверно, к StewartLittle

В документации на корку написано:

Users may download and generate the PCI Express IP core for ECP5 and ECP5-5G and fully evaluate the core through functional simulation and implementation (synthesis, map, place and route) without an IP license.

--------

но я потыкался по сайту, по даймонду и нигде не нашел этой самой eval IP... как это нужно делать? если оно реально "may download"

[StewartLittle 41]

8 часов назад, yes сказал:

но я потыкался по сайту, по даймонду и нигде не нашел этой самой eval IP... как это нужно делать? если оно реально "may download"

В Diamond, при открытом проекте для ECP5UM/UM5G и подключенном интернете:

Clarity Designer - Create New Clarity design - Lattice IP Server - IP (Click to get Information) - Connectivity - PCI Express <bla-bla-bla> - Download или Install.