[Andreys55 0]

При проектировании устройства было замечено, что при прохождении

сигнала через ПЛИС без всяких преобразований, он задерживается примерно на 10ns

Т.е сигнал проходит через входной буфер IBUF, а затем идет на выход через OBUF.

Установка параметра SLEW в значение FAST дает выигрыш примерно в 3-4ns

Существует ли еще возможность уменьшить задержку?

[andrew_b 14]

Ну попробуйте поиграться с FROM:TO или set_max delay в зависимости от того, как вы описываете констрейны. Но гарантий нет, потому что все пути для роутинга уже проложены, надо лишь выбрать самый короткий. А его длина может оказаться больше, чем вам надо.

[litv 0]

А ПЛИС дорогая :) ?

[Beby 4]

Укажите, пожалуйста, тип ПЛИС - от этого много зависит.

 

У ряда ПЛИС есть параметр Drive - можно его поставить на максимум, для Вашего стандарта ввода-вывода.

Кстати, стандарты тоже укажите: какой у Вас сейчас выбран, и тот который требуется - может кто чего хитрого и насоветует...

[Vascom 0]

Теоретически минимальную задержку можно узнать, посмотрев даташит на плисину. Там описаны все задержки на входные/выходные буферы.

[Andreys55 0]

Используемая ПЛИС достаточно старенькая SPARTAN 3A XCS200A VQ 100

[Beby 4]

Используемая ПЛИС достаточно старенькая SPARTAN 3A XCS200A VQ 100

Хорошая ПЛИС, очень много разных стандартов ввода-вывода поддерживает.

 

Если Вы используете LVCMOS выходы, то можно попробовать установить максимальное значение атрибута Drive (у OBUF). Оно для разных LVCMOS - разное. В ug331 (Spartan-3 Generation FPGA User Guide) в Table 10-10: Available Single-Ended I/O Standards указаны максимальные значения Drive в зависимости от стандарта и различных условий.

[iosifk 3]

Существует ли еще возможность уменьшить задержку?

Наверное можно нагреть кристалл... И стабилизировать так его температуру.

[ViKo 1]

Или остудить? Процессоры-то морозят.