[woofer46 0]

Здравствуйте!

Столкнулся с проблемой:

Мне необходимо из частоты 8МГц передать данные и флаг в частоту 30Мгц, я ставлю 2 д-триггера, так как переход из частоты в частоту.

module();

always@(posedge CLK_8MHz) 
begin
// . . .
    DATA_PRELOAD[19:8]<=DATA_KEEP[11:0];
    start<=1'b1;
// . . .
end

reg [1:0] s_start;                        
reg [23:0] sPRELOAD1;                    
reg [23:0] sPRELOAD2;
always@(posedge CLK_30)
begin
    s_start [1:0]<={s_start[0], start};  //Синх флага
    sPRELOAD1<=DATA_PRELOAD[31:8];            // Синх данных
    sPRELOAD2<=sPRELOAD1;
end

always@(posedge CLK_30)
begin
// . . .
    if(s_start[1])
        DAT<=sPRELOAD2[numbit];
// . . .
end
endmodule

 

Clasic Timing Analyzer, мне выдает следующие ошибки, и я ничего не могу с ними поделать, что это значит? Правильно-ли я делаю?

Спасибо.

Изменено 17 февраля, 2016 пользователем woofer46

[ZwergNase 0]

Здравствуйте!

Столкнулся с проблемой:

Мне необходимо из частоты 8МГц передать данные и флаг в частоту 30Мгц, я ставлю 2 д-триггера, так как переход из частоты в частоту.

Clasic Timing Analyzer, мне выдает следующие ошибки, и я ничего не могу с ними поделать, что это значит? Правильно-ли я делаю?

Спасибо.

 

Вам надо установить false_paths между 8 MГц и 30 МГц и (если нужно) задать max_delay и min_delay для вашего флага. Более детально см. http://www.alteraforum.com/forum/showthread.php?t=26157

[Maverick_ 15]

woofer46

Вы прочитали статьи, как говорили?

неужели там Вашего случая не было....

[sisuprun 0]

Сигналов у Вас много поэтому схема с их параллельным переносом через цепочку триггеров не совсем верна, ибо Вы не имеете гарантии, что все они защелкнуться по одному фронту принимающего clocking domain, в данном случае более применима схема с хендшейком. Пример