[Inpharh 0]

Есть инструкция для создания ECL-файла для Allegro:

Steps to Generate ECL File 
1.  Open Board File within a full design version of Allegro (Allegro PCB Editor). 
2.  Select "Edit" tab at top and select "Properties". 
3.  Click Find by Name "More" button to the far right in the Design Object Find Filter 
Window  . 
4.  In the "Find by Name or Property" window do the following: 
a.  Select "Net" in the Object Type pull down option. 
b.  Select all Motherboard Memory Signals and place in “Selected Objects” sub 
window.               
c.  Click the "Ok" button.                 
5.  In the "Edit Property" window, do the following:                 
a.  Select "Ecl" in the Available Properties Table of Contents.       
b.  Click the "Apply" button. 
c.  Click the "Ok" button.               
6.  Save Board File  . 
7.  Open a command window (Click "Start", Select "Run", Enter "cmd", Click "Ok"). 
8.  Within Command Window, go to the directory that you placed the saved board file 
from Step 6 above. 
9.  Enter the following command line:  
a.  report -v ecl <Board File Name> <Output File Name> 
Example: report -v ecl crb.brd length.rpt

Синтаксис полученного файла:

|------------------------------------------------------------------------------|
|                             ECL  LOADING  REPORT                             |
|                                                                    Page   1  |
|------------------------------------------------------------------------------|
|  d:/11.brd                                                                   |
|  dimensions in mils                                Thu Dec 29 12:54:22 2016  |
|------------------------------------------------------------------------------|
|                   refdes                                                     |
|  net name         pinid               x        y       length   layer        |
|- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - |
M_A_CA_A_0
                   U6D1.BA51*       5242.04 -2095.92 D     0.00  
                   VIA              5501.45 -2005.18 V   297.50  TOP
                   VIA(T)           6744.57 -1156.11 V  2534.06  LAY8
                   U4C2.R2*         6726.34 -1164.16 L  2553.99  TOP
                   R4N1.2*          6951.37 -1021.34 L  2816.61  BOTTOM
        TOTAL         2 VIA(S)                         2816.610  mils
- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -  
M_A_CA_A_1
                   U6D1.BB54*       5280.44 -2029.32 D     0.00  
                   VIA              5593.85 -1957.18 V   359.45  TOP
                   VIA(T)           6775.01 -1179.99 V  2378.58  LAY8
                   U4C2.P2*         6726.34 -1189.75 L  2431.29  TOP
                   R4N2.2*          6951.37 -1061.34 L  2656.80  BOTTOM
        TOTAL         2 VIA(S)                         2656.800  mils
- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -

Возможно ли сгенерить такой файл из ментора?

[fill 2]

Возможно ли сгенерить такой файл из ментора?

 

Теоретически, сделать возможно. Готового варианта не видел.

[VladimirB 1]

Добрый день.

Имеется проект в маршруте DxDesigner -> EE7.9.1.

Сгенерил схему в PDF и у половины нетов не работают ссылки.

Оказалось, что если неты написаны на одном листе маленькими буквами, а на другом большими - то ссылки не делаются.

Expedition при этом всё понимает и плата там уже разведена.

 

Соответственно есть ли какие нибудь штатные средства заставить генерить ссылки в PDF при разных высотах букв?

Или может есть штатные средства автоматического переименования названий нетов в большие буквы?

 

Ручное переименование не подойдёт т.к. проект большой и находится на конечной стадии разработки.

 

 

 

[Inpharh 0]

Теоретически, сделать возможно. Готового варианта не видел.

Понятно... можно, но очень сложно))

[fill 2]

Добрый день.

Имеется проект в маршруте DxDesigner -> EE7.9.1.

Сгенерил схему в PDF и у половины нетов не работают ссылки.

Оказалось, что если неты написаны на одном листе маленькими буквами, а на другом большими - то ссылки не делаются.

Expedition при этом всё понимает и плата там уже разведена.

 

Соответственно есть ли какие нибудь штатные средства заставить генерить ссылки в PDF при разных высотах букв?

Или может есть штатные средства автоматического переименования названий нетов в большие буквы?

 

Ручное переименование не подойдёт т.к. проект большой и находится на конечной стадии разработки.

 

Так у вас и Alt+ЛКМ (прыжки по ссылкам) тоже не должен работать в этой схеме, т.к. есть чувствительность к регистру.

Насколько я знаю, штатных средств переименования нет.

В принципе можно написать скрипт для выполнения этого через Automations, но для этого надо знать программирование.

[pikar 0]

Ткните носом пожалуйста!

Никак не могу найти где задается расстояние от пада до перехода, которое имеется в виду при перемещении компонента. Если меньше, то компонент "тянется" вместе с дорожками и с ПО, если больше - то только один компонент.

Еще на форуме ментора пишут, что при перемещении одного только компонента можно нажать Alt+F2, вместо F2. Но у меня не получается. Версия VX2. Спасибо.

[fill 2]

Ткните носом пожалуйста!

Никак не могу найти где задается расстояние от пада до перехода, которое имеется в виду при перемещении компонента. Если меньше, то компонент "тянется" вместе с дорожками и с ПО, если больше - то только один компонент.

Еще на форуме ментора пишут, что при перемещении одного только компонента можно нажать Alt+F2, вместо F2. Но у меня не получается. Версия VX2. Спасибо.

 

Данное расстояние "зашито", т.е. нельзя регулировать.

Сделайте Lock на via\trace, тогда они останутся на месте.

[pikar 0]

Сделайте Lock на via\trace, тогда они останутся на месте.

А есть ли еще способы переместить только один компонент без дорожек и ПО в случае если они расположены близко? Я имею в виду без локирования.

 

[Inpharh 0]

А есть ли еще способы переместить только один компонент без дорожек и ПО в случае если они расположены близко? Я имею в виду без локирования.

Можно удалить компонент, а потом установить на новое место.

[ClayMan 0]

можно ли создавать и использовать к-л template для генерации BOM из DxDesigner?

[pikar 0]

А вот никто не подскажет: для чего в PCB -> Component Explorer существует категория Spares? Там, например, есть дублированные корпуса с part number и без part number. Просто интересно: какой смысл в этих корпусах?

[Frederic 0]

:santa2:

А вот никто не подскажет: для чего в PCB -> Component Explorer существует категория Spares? Там, например, есть дублированные корпуса с part number и без part number. Просто интересно: какой смысл в этих корпусах?

установить на плату левых Cell для доработки сборки

[pikar 0]

Всем спасибо за предыдущие ответы. Сейчас не могу победить в такой ситуации. На схеме 8 символов А_СНх. Этим символам соответствует блок Channel. В этой схеме Channel я сделал апдейт резистора. В результате в свойствах резистора cell был заменен с С0603 на R0603. Но в самих схемах, привязанных к блоковым символам в корневой схеме, резисторы остались со старым cell С0603. Т.е. когда открываешь схему Channel в Block, то резисторы апгрейдились, а в символах А_СНх на схеме апгрейда резисторов не произошло. Можно конечно во всех восьми схемах заменить резисторы, но думаю, что в менторе есть более универсальный вариант. Перепробовал все апдейты, паковал, но ничего не получается. Может у кого было подобное?

[Harry 1]

А подскажите универсалы, насколько корректно транслируется проект/библиотека из ментора (VX2.1) в AD? Altium вроде заявляет эту возможность. Заказчик хочет именно AD...

 

[kappafrom 0]

подскажите, 3D_Viewer_2.1 совместим со всеми релизами от EE7.9.2 до VX2? 3D_PCB_Viewer_2.1 ставится в директорию 7.9EE, и с VX1.2 не запускается:

смог открыть 3Д просмотр только через HyperLynx - детализация там потрясающая, НО:

не отображаются компоненты на боттоме и не импортируются в модель монтажные отверстия, это можно исправить?